ID บทความ: 000074370 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/01/2019

ทําไมซอฟต์แวร์ Intel® Quartus® Prime จึงรายงานความถี่ PLL VCO ต่ํากว่าข้อมูลจําเพาะ PLL สําหรับอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ซอฟต์แวร์ Intel® Quartus® Prime อาจรายงานความถี่ PLL VCO ที่ต่ํากว่าข้อมูลจําเพาะ PLL สําหรับอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V ในรายการต่อไปนี้

  • ตัวแก้ไขพารามิเตอร์ ip Altera >แท็บพารามิเตอร์ขั้นสูง>ความถี่ VCO เอาต์พุต PLL
  • สรุปการใช้รายงานการคอมไพล์> Fitter >แหล่งข้อมูล>ความถี่ PLL >ความถี่ PLL VCO

นี่เป็นเพราะ PLL ในอุปกรณ์ Arria V, Cyclone V หรือ Stratix V มีตัวแบ่งโพสต์ VCO และซอฟต์แวร์ Intel Quartus Prime รายงานความถี่ VCO หลังจากตัวแบ่งโพสต์ VCO  ความถี่ VCO ดิบก่อนตัวแบ่งโพสต์ VCO ตรงตามข้อมูลจําเพาะ PLL

คุณสามารถคํานวณความถี่ VCO ดิบได้ดังนี้:

ตัวอย่างที่ 1 ของ << >>

อุปกรณ์ : Cyclone V -C6, -C7, -I7 speed grades
ช่วงการทํางานของออสซิลเลเตอร์ที่ควบคุมแรงดันไฟฟ้า PLL (VCO) : นาที 600MHz, สูงสุด 1600MHz

Alteraพารามิเตอร์ PLL IP :
ความถี่นาฬิกาอ้างอิง = 10.0 MHz
สัญญาณนาฬิกาเอาต์พุต
outclk0
ความถี่ที่ต้องการ = 300.0 MHz
ความถี่จริง = 300.0 MHz

คํานวณความถี่ VCO ของตัวแบ่งโพสต์ M, N, C, VCO และความถี่ VCO เอาต์พุต PLL มีดังนี้:

เคาน์เตอร์ M = 30
ตัวนับ N = 1
ตัวนับ C = 1
ตัวนับการแบ่งโพสต์ VCO = 2
ความถี่ VCO เอาต์พุต PLL = ความถี่สัญญาณนาฬิกาอ้างอิง * M / N / C = 10MHz * 30 / 1 / 1 = 300MHz

ความถี่ VCO ดิบก่อนตัวแบ่งโพสต์ VCO = ความถี่ PLL Output VCO * ตัวนับ VCO Post Divide = 300MHz * 2 = 600MHz

 

ตัวอย่างที่ 2 ของ << >>

อุปกรณ์ : Cyclone V -C6, -C7, -I7 speed grades
ช่วงการทํางานของออสซิลเลเตอร์ที่ควบคุมแรงดันไฟฟ้า PLL (VCO) : นาที 600MHz, สูงสุด 1600MHz

Alteraพารามิเตอร์ PLL IP :
ความถี่นาฬิกาอ้างอิง = 10.0 MHz
สัญญาณนาฬิกาเอาต์พุต
outclk0
ความถี่ที่ต้องการ = 600.0 MHz
ความถี่จริง = 600.0 MHz

คํานวณความถี่ VCO ของตัวแบ่งโพสต์ M, N, C, VCO และความถี่ VCO เอาต์พุต PLL มีดังนี้:
เคาน์เตอร์ M = 60
ตัวนับ N = 1
ตัวนับ C = 1
ตัวนับการแบ่งโพสต์ VCO = 1
ความถี่ VCO เอาต์พุต PLL = ความถี่สัญญาณนาฬิกาอ้างอิง * M / N / C = 10MHz * 60 / 1 / 1 = 600MHz

ความถี่ VCO ดิบก่อนตัวแบ่งโพสต์ VCO = ความถี่ PLL Output VCO * ตัวนับ VCO Post Divide = 600MHz * 1 = 600MHz

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Cyclone® V FPGA และ SoC FPGA
Arria® V FPGA และ SoC FPGA
Stratix® V FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้