ID บทความ: 000074182 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/10/2019

หลังจากโหลดภาพ periphery เมื่อใช้งาน Configuration via Protocol (CvP) ในอุปกรณ์ Stratix® 10 FPGA แล้วสถานะของวัตถุประสงค์ทั่วไป I/O (GPIO) คืออะไร

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในอุปกรณ์ Stratix® 10 FPGA เมื่อมีการใช้การกําหนดค่าผ่านโปรโตคอล (CvP) สถานะของ General Purpose I/O (GPIO) จะถูกระบุด้วยตัวดึงที่อ่อนแอหลังจาก Power-On reset (POR) และจนกว่าจะโหลดภาพหลัก เมื่อโหลดภาพหลักแล้ว สถานะของ GPIO จะเป็นไปตามการออกแบบที่โหลด

ความละเอียด

ข้อมูลนี้เริ่มตั้งแต่การกําหนดค่า Stratix® 10 ผ่านเอกสารคู่มือผู้ใช้การปรับใช้โปรโตคอล (CvP) เวอร์ชัน 19.3

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้