ID บทความ: 000074116 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/02/2013

ทําไมความละเอียดของการเปลี่ยนเฟสสําหรับฟังก์ชัน ALTPLL ในการจําลอง RTL จึงแตกต่างจากค่าที่คาดไว้

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อทําการจําลอง RTL ของฟังก์ชัน ALTPLL ความละเอียดขั้นตอนการเปลี่ยนเฟสอาจแตกต่างจากค่าที่คาดไว้เมื่อตั้งค่าประเภท PLL เป็น "อัตโนมัติ" โดยการเปิดตัวเลือก เลือกประเภท PLL โดยอัตโนมัติ ใน ALTPLL MegaWizard® Plug-In Manager ในกรณีนี้ โมเดลการจําลองอาจเลือกความถี่ VCO ที่แตกต่างจากฟังก์ชัน ALTPLL และขั้นตอนไม่ถูกต้อง

    ปัญหานี้ไม่มีผลต่อการจําลองระดับเกตโดยใช้ฟังก์ชัน ALTPLL

    สามารถกําหนดความละเอียดของขั้นตอนการเปลี่ยนเฟสที่ถูกต้องได้ด้วยการคํานวณ โปรดดูที่: คู่มือผู้ใช้งานเมก้าฟังก์ชันลูปแบบ Phase-Locked (ALTPLL) (PDF) ในบทการกําหนดค่าเฟสแบบไดนามิกใหม่ จากคู่มือผู้ใช้นี้ ขั้นตอนการเปลี่ยนเฟสที่ดีที่สุดคือความถี่ VCO ของ PLL ที่ 1/8

    ความละเอียด หากต้องการแก้ไขปัญหานี้ ให้เปิดตัวเลือก สร้างไฟล์เอาต์พุตโดยใช้ตัวเลือกพารามิเตอร์ \'Advanced\' PLL บนหน้าอินพุต/ล็อกของตัวจัดการปลั๊กอิน ALTPLL MegaWizard

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 16 ผลิตภัณฑ์

    Cyclone® III FPGA
    Cyclone® IV E FPGA
    Cyclone® IV GX FPGA
    Cyclone® II FPGA
    Stratix® II GX FPGA
    Stratix® II FPGA
    Cyclone® FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA
    Stratix® IV GT FPGA
    เอฟพีจีเอ Stratix®
    Stratix® IV E FPGA
    เอฟพีจีเอ Stratix® GX
    Arria® GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้