คําเตือน (14320): โหนด Synthesized Away "<node name="">:ALTLVDS_RX_component|| fast_clock"</node>

คุณอาจเห็นคําเตือนนี้เมื่อคอมไพล์ไฟล์รูปแบบ VHDL โดยใช้ALTLVDS_RXการทํางานร่วมกันในซอฟต์แวร์ Quartus® II เวอร์ชัน 10.0 SP1 และใช้งาน SERDES ในโหมด LE พอร์ตอาจถูกSTD_LOGIC_VECTOR (0 DOWNTO 0)ประกาศเป็น อย่างง่าย STD_LOGICขึ้นอยู่กับตัวเลือกของคุณใน ALTLVDS_RX MegaWizard™ Plug-In Manager rx_outclock

ปัญหานี้อาจเกิดขึ้นหากคุณสลับการตั้งค่า 'rx_outclock' ของทรัพยากรนาฬิกาที่ใช้สําหรับการตั้งค่า 'rx_outclock'

เมื่อต้องการแก้ไขปัญหานี้ ให้แก้ไขไฟล์รูปแบบต่างๆ ของALTLVDS_RX มีสี่ตําแหน่งที่จําเป็นต้องแก้ไข:

• ENTITY PORTในส่วน ให้แทนที่ข้อความOUT STD_LOGIC_VECTOR (0 DOWNTO 0)ด้วยOUT STD_LOGIC
• COMPONENT PORTในส่วน ให้แทนที่ข้อความOUT STD_LOGIC_VECTOR (0 DOWNTO 0)ด้วยOUT STD_LOGIC
• ภายใต้ BEGINให้หาsub_wireที่แมปสัญญาณและrx_outclockลบข้อความ(0 DOWNTO 0)
• ARCHITECTUREในส่วนก่อน COMPONENTให้หาsub_wireที่ใช้ในขั้นตอนก่อนหน้านี้และแทนที่ข้อความSTD_LOGIC_VECTOR (0 DOWNTO 0)STD_LOGICด้วย

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต