คำอธิบาย
เมื่อ eSRAM Intel® Stratix® 10 FPGA IP รวมอยู่ในการออกแบบของคุณ คุณอาจเห็นข้อมูลที่ไม่ถูกต้องหรือข้อมูล "ศูนย์" ทั้งหมดในบางช่องสัญญาณ
ความละเอียด
ในการแก้ไขปัญหานี้ ให้รวมIntel® FPGA IPรีเซ็ตรีลีสและเชื่อมต่อสัญญาณเอาต์พุต nINIT_DONE จากIntel FPGA IPรีเซ็ตรีลีสกับสัญญาณอินพุต c_sd_n_0 ของ eSRAM Intel Stratix® IP FPGA 10
ข้อมูลนี้รวมอยู่ในคู่มือผู้ใช้หน่วยความจําแบบฝัง Intel Stratix 10