เนื่องจากข้อจํากัดของ JTAG ที่เหมาะสม คุณอาจเห็นข้อผิดพลาด "การตั้งค่าที่ใช้งานไม่ได้สําหรับช่องสัญญาณ TX/RX/LINK|* " ในชุดเครื่องมือตัวรับส่งสัญญาณ Intel® เมื่อโหลดการออกแบบที่มีช่องสัญญาณบนหลายไทล์ เนื่องจากการจัดวางตรรกะซอฟต์ลอจิก Native PHY ปัญหาที่พบบ่อยที่สุดเมื่อคุณมีการสร้างอินสแตนซ์ PHY แบบเนทีฟหลายตัวบนไทล์ต่างๆ
โซลูชันนี้คือการจํากัดการกําหนดค่านาฬิกาใหม่ที่ป้อนไปยังพอร์ตการกําหนดค่าใหม่ของ PHY ดั้งเดิม ยืนยันว่า 'altera_reserved_tck' และนาฬิกาที่เชื่อมต่อกับพอร์ตนาฬิกากําหนดค่าใหม่ 'rcfg_clk' ของ Native PHY มีข้อจํากัดอย่างถูกต้องและผ่านการกําหนดเวลาภายใน TimeQuest นาฬิกานี้ใช้สําหรับลอจิก Debug Mater Endpoint (ADME) Altera ซึ่งใช้โดยชุดเครื่องมือตัวรับส่งสัญญาณเพื่อเข้าถึงพื้นที่ CSR ของตัวรับส่งสัญญาณ ซึ่งจะจํากัดโดยอัตโนมัติในนามของคุณตราบเท่าที่คุณมีนาฬิกาที่ประกาศไว้อย่างน้อยหนึ่งเครื่องในการออกแบบของคุณผ่านคําสั่ง 'create_clock' ของ SDC การตรวจสอบว่า JTAG ถูกจํากัดโดยอัตโนมัติเพื่อดูผลลัพธ์ของquartus_fitสําหรับข้อความนี้:
"การเพิ่มข้อจํากัดเวลาเริ่มต้นให้กับสัญญาณ JTAG นี่จะช่วยให้บรรลุฟังก์ชันพื้นฐานเนื่องจากผู้ใช้ไม่มีข้อจํากัดดังกล่าว"
หรือคุณอาจจะต้องการใช้ข้อจํากัดของนาฬิกา JTAG ด้วยตนเองและแม่นยํายิ่งขึ้น โดยการใช้เทมเพลตการกําหนดเวลา SDC ที่จัดเตรียมไว้ให้ Quartus
(1) ไฟล์ Open SDC พร้อม Quartus Prime Pro Edition ( ไฟล์ -> Open )
(2) คลิกขวาที่หน้าต่างไฟล์ SDC เพื่อแสดงเมนู
(3) เลือก 'Insert Insertก็Te'
(4) เลือก 'ข้อจํากัดสัญญาณ JTAG' เพื่อแทรกข้อจํากัดไปยังไฟล์ SDC
