ทําไมไม่สามารถตั้งค่าความถี่นาฬิกาอินเตอร์เฟซระหว่าง 137.5MHz ถึง 149.9MHz สําหรับ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® Arria® IP FPGA 10 เมื่อใช้โหมดอัตราไตรมาส

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้