การคอมไพล์ DDR3 รุ่น VHDR3 กับคอร์ UniPHY ใน Quartus®ซอฟต์แวร์ II เวอร์ชัน 11.0 ส่งผลให้เกิดข้อผิดพลาดต่อไปนี้ในระหว่างการสังเคราะห์:
ข้อผิดพลาด: พบการเชื่อมต่อที่ไม่ถูกต้องในบัฟเฟอร์อินพุต I/O ทาสก์ primitive heirarchy|altdq_dqs2_ddio_3reg_stratixiii:altdq_dqs2_inst|obuf_os_0ยังขับออกไปยังจุดหมายปลายทางอื่นนอกเหนือจากบัฟเฟอร์
ไฟล์ห่อหุ้มระดับสูงสุดเป็นไฟล์ VHDL ที่สร้างอินสแตนซ์ของคอร์เวอร์ชัน Verilog สัญญาณบิตเดียวทั้งหมด (mem_cas_n, mem_we_n, mem_ck, mem_odt, mem_cs_n, mem_cke, mem_ras_n และmem_ck_n) จะถูกกําหนดเป็น std_logic_vector(0 ถึง 0) ในระดับบนสุด และถูกกําหนดเป็นสายบิตแบบเครื่องหมายในคอร์สําเร็จรูป ซอฟต์แวร์ Quartus II ไม่สามารถแก้ไขการเชื่อมต่อนี้ระหว่างคําจํากัดความstd_logic_vector VHDL บิตเดียวและสาย Verilog บิตเดียวซึ่งส่งผลให้เกิดข้อผิดพลาดข้างต้น
วิธีแก้ไขปัญหาชั่วคราวคือการเปลี่ยนสัญญาณบิตเดียวในเครื่องห่อหุ้ม VHDL ระดับสูงสุดจาก std_logic_vector(0 ลง 0) เป็นstd_logic
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต