การเลือก VHDL สําหรับ QDR II และตัวควบคุม QDR II SRAM พร้อม UniPHY หรือคอนโทรลเลอร์ RLDRAM II พร้อม UniPHY ให้คอร์ IP HDL Verilog

แกน IP ของ DisplayPort ไม่แสดงสัญญาณrx_vid_lockedสําหรับการออกแบบใน โหมด RBR ตัวรับสัญญาณไม่แสดงข้อมูลใดๆ

คุณจะไม่สามารถทดสอบการออกแบบของคุณในโหมด RBR ในการจําลองได้ การจําลอง การทดสอบจะหมดเวลาในท้ายที่สุดหลังจากผ่านไประยะเวลาหนึ่ง

หากต้องการสร้างคอร์ VHDL IP ให้ทําตามขั้นตอนเหล่านี้:

1. เปิดตัวแก้ไขข้อความ ไดเรกทอรี <Quartus II>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl �
2. ค้นหาสตริง "LANGUAGE" ที่ปรากฏขึ้น ในรหัสต่อไปนี้: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. เปลี่ยนบรรทัดนี้เป็นรหัสต่อไปนี้: append param_str ",LANGUAGE=vhdl"�
4. ค้นหาการเกิดขึ้นครั้งถัดไปของสตริงต่อไป "LANGUAGE" ซึ่งปรากฏในรหัสต่อไปนี้:if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. แสดงความคิดเห็นเกี่ยวกับ if บรรทัด else และบล็อกของโค้ดในส่วนแบบมีเงื่อนไขเพื่อให้รหัส ในบล็อก "else" จะดําเนินการเสมอ ซึ่งคล้ายกับ รหัสต่อไปนี้:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. ใช้อินเทอร์เฟซ MegaWizard เพื่อสร้าง UniPHY แกน IP

หากต้องการสร้างคอร์ Verilog HDL IP ให้กู้คืนไฟล์ altera_uniphy_qdrii_hw.tcl เดิม