ID บทความ: 000073756 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/10/2013

ทําไมการจําลองการออกแบบตัวอย่างล้มเหลวเมื่อมีการสร้างคอนโทรลเลอร์ UniPHY ด้วยตัวเลือก PHY เท่านั้น

สิ่งแวดล้อม

    ซอฟต์แวร์ Intel® Quartus® II
    IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อจําลองการออกแบบตัวอย่างของคอนโทรลเลอร์ UniPHY ด้วยตัวเลือกเฉพาะ PHY บางพอร์ตในคอนโทรลเลอร์ *_e0_c0 instance จะไม่เชื่อมต่ออยู่ ทําให้การจําลองล้มเหลว

ความละเอียด

การแก้ไขปัญหาคือการผูกพอร์ตอินพุตที่ไม่เชื่อมต่อทั้งหมดให้เป็นศูนย์ใน *_example_sim_e0_c0 อินสแตนซ์ของไฟล์ *_e0.v

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 20 ผลิตภัณฑ์

Stratix® IV E FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Arria® II GZ FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้