ฉันจะขยายช่วงล็อกความถี่อินพุตของ PLL ของฉันได้อย่างไร

ซอฟต์แวร์ Quartus® II จะรายงานช่วงการล็อกของ PLL ใดๆ ที่ใช้ในการออกแบบในรายงานการคอมไพล์ - Fitter - การใช้งานทรัพยากร - สรุป PLL  ช่วงระหว่าง Freq min lock และ Freq max lock เรียกว่าเป็นช่วงล็อกของ PLL  ซอฟต์แวร์ Quartus II ไม่ได้เลือกค่าพารามิเตอร์ PLL เพื่อเพิ่มช่วงการล็อกสูงสุด

ตัวอย่างเช่น หากคุณใช้ 75MHz เป็นสัญญาณนาฬิกาอินพุตในตัวจัดการปลั๊กอิน PLL MegaWizard® ช่วงการล็อกอาจเป็น 70MHz ถึง 90MHz  Perเชิงในแอปพลิเคชันของคุณคุณจะต้องมีช่วงล็อกที่ใดก็ได้ระหว่าง 50MHz และ 100MHz  ดังนั้นช่วงล็อกของ PLL นี้จะไม่เป็นที่พอใจสําหรับแอปพลิเคชันของคุณ

คุณสามารถใช้ PLL MegaWizard Plug-In Manager ในซอฟต์แวร์ Quartus II เพื่อช่วยเพิ่มช่วงล็อกสูงสุดสําหรับอุปกรณ์ที่รองรับคุณสมบัติการสลับสัญญาณนาฬิกาอินพุต  ความตั้งใจของโซลูชันนี้คืออย่าใช้การสลับนาฬิกาในการออกแบบขั้นสุดท้าย แต่ใช้คุณสมบัติเพื่อดึงค่าพารามิเตอร์ที่ถูกต้องสําหรับ PLL เพื่อเพิ่มช่วงการล็อกสูงสุดโดยทําตามขั้นตอนเหล่านี้:

1) เปิดตัวจัดการปลั๊กอิน PLL MegaWizard

2) ป้อนความถี่ที่คุณต้องการสําหรับช่วงการล็อกช่วงต่ําใน "ความถี่ของการอินพุต Inclock0 ของคุณคืออะไร" ตัวอย่างเช่นให้ไว้ข้างต้นค่านี้จะเป็น 50MHz

3) เปิดตัวเลือกเพื่อ "สร้างไฟล์เอาต์พุตโดยใช้ตัวเลือกพารามิเตอร์ PLL ขั้นสูง"

4) เปิดตัวเลือกเพื่อ "สร้าง 'inclk1' สําหรับการรวมที่สอง" และเข้าสู่จุดสูงสุดของช่วงล็อกของคุณเป็นความถี่สําหรับ inclk1 ตัวอย่างเช่นให้ไว้ข้างต้นค่านี้จะเป็น 100MHz

5) ทําตัวช่วยสร้าง PLL ให้สมบูรณ์ตามที่คุณต้องการตามสัดส่วนนาฬิกาที่เลือกและอัตราส่วนสัญญาณนาฬิกาเอาต์พุตที่เหลือของคุณ

6) คอมไพล์โครงการของคุณและจดช่วงล็อกตามที่แสดงไว้ในสรุป PLL  หากเป็นที่น่าพอใจ โปรดทราบค่าทั้งหมดสําหรับ PLL จากรายงานนี้ เช่น ค่า M, ค่า N, กระแสไฟฟ้าของปั๊มชาร์จ, ความต้านทานตัวกรอง Loop และความจุตัวกรองลูปจากรายงานสรุป PLL  และบันทึกค่าสูงสุด/ต่ําและคู่หรือคี่สําหรับแต่ละสัญญาณนาฬิกาเอาต์พุตตามที่แสดงไว้ในรายงานการใช้งาน PLL

7) เปิดตัวช่วย PLL และปิดตัวเลือก "สร้าง 'inclk1' สําหรับการรวมที่สอง"  คลิก "เสร็จสิ้น" เพื่ออัปเดตไฟล์ห่อหุ้ม PLL

8) เปิดไฟล์ห่อ PLL  เมื่อใช้พารามิเตอร์ขั้นสูง คุณสามารถใส่พารามิเตอร์ PLL ลงในโค้ดโดยตรงได้  หากไฟล์ห่อหุ้มเป็น Verilog ให้ไปที่ส่วน defparam  หากไฟล์ห่อหุ้มเป็น VHDL ให้ไปที่ส่วนแผนที่ทั่วไป ปรับเปลี่ยนค่าทั้งหมดสําหรับพารามิเตอร์ที่แสดงไว้ในขั้นตอนที่ 6  บันทึกการเปลี่ยนแปลง

9) คอมไพล์โครงการของคุณ  ผลลัพธ์สุดท้ายควรเป็น PLL ที่มีช่วงล็อกที่คุณต้องการ

10) หากช่วงล็อกอยู่ใกล้กับความถี่อินพุตของคุณมากเกินไป เช่น ปลายต่ําคือ 50MHz และคุณตั้งใจจะใช้สัญญาณนาฬิกาอินพุต 50MHz คุณอาจประสบปัญหากับการล็อก PLL หากนาฬิกาอินพุตมีค่า jitter หรือคลื่นความถี่ใดๆ ที่ต่ํากว่า 50MHz  คุณอาจตัดสินใจที่จะให้ความถี่ Inclock0 และ Inclock1 เล็กน้อยในตัวช่วยสร้าง  สําหรับตัวอย่างนี้ คุณสามารถใส่ 45MHz และ 105MHz เพื่อให้ช่วงการล็อกเป้าหมายของคุณอยู่ที่ 50MHz ถึง 100MHz จึงอยู่ในช่วงล็อก PLL ได้ดี

หากซอฟต์แวร์ Quartus II ไม่สามารถใช้ช่วงการล็อกที่คุณต้องการโดยใช้ขั้นตอนนี้คุณจะได้รับข้อผิดพลาดในตัวจัดการปลั๊กอิน PLL MegaWizard  ในกรณีนี้ คุณจะต้องพิจารณาตัวเลือกอื่นๆ เช่น การกําหนดค่า PLL ใหม่ เพื่อรองรับช่วงความถี่สัญญาณนาฬิกาอินพุตที่จําเป็นของคุณ