การออกแบบเอฟพีจีเอทางทหาร การบินและอวกาศ และรัฐบาล
ตัวอย่างงานออกแบบ Direct RF
ดูวิดีโอแนะนำหรืออ่านบทสรุปโซลูชัน
วิดีโอคุณสมบัติด้านความคล่องตัวและแถบความถี่กว้างสำหรับการออกแบบเอฟพีจีเอ Intel® Direct RF-ซีรีส์
วิดีโอตัวอย่างงานออกแบบห้องคนขับ ADC/DAC
วิดีโอตัวอย่างการออกแบบ Wideband Channelizer
วิดีโอตัวอย่างงานออกแบบ Beamformer แบบหน่วงเวลา
ข้อมูลสรุปโซลูชัน |
คำอธิบาย |
คุณสมบัติ |
แอพพลิเคชั่น |
|---|---|---|---|
Intel ได้พัฒนาตัวอย่างงานออกแบบห้องคนขับสำหรับตัวแปลงอนาล็อกเป็นดิจิทัล (ADC) หรือตัวแปลงดิจิทัลเป็นอนาล็อก (DAC) เพื่อช่วยให้ผู้ใช้ใหม่เข้าใจความสามารถของเอฟพีจีเอ Intel® Direct RF ได้เร็วขึ้นและสามารถประเมินผลได้ทันที งานออกแบบนี้มีอินเทอร์เฟซผู้ใช้แบบกราฟิก (GUI) เพื่อสำรวจและกำหนดค่าบล็อกไทล์แอนะล็อกด้วยการตั้งค่าที่หลากหลาย ซึ่งรวมถึงการกำหนดค่าโหมดการลดลงหรือการประมาณค่าช่วงของตัวแปลงขึ้น/ลง ความถี่กลางของคอร์สและจูนเนอร์แบบละเอียด โหมดลูปแบ็คการตั้งค่า อัตราตัวอย่าง และอื่นๆ |
อัตราสุ่มตัวอย่างสูงสุด 64 GSPS การกำหนดค่า NCO การตั้งค่าโหมดการลดลง/การประมาณค่าช่วง ตัวแสดง ADC Waveform ตัวสร้าง DAC Waveform การซิงโครไนซ์หลายยพอร์ต ลักษณะประสิทธิภาพ RF รองรับชุดเครื่องมือพัฒนา FPGA Stratix® 10 AX และ Agilex™ 9 |
การประเมิน ADC/DAC |
|
| Intel ได้พัฒนาตัวอย่างงานออกแบบ Wideband Channelizer เพื่อแสดงความสามารถของเอฟพีจีเอ Intel® Direct RF การออกแบบนี้มีแผงกรองโพลีเฟสที่พัฒนาขึ้นโดยใช้เครื่องมือการออกแบบของ DSP Builder for Intel® FPGA สำหรับนักพัฒนา DSP ข้อมูลจากตัวแปลงอนาล็อกเป็นดิจิทัล (ADC) จะถูกสตรีมไปยังบล็อก Channelizer ที่มีตัวกรองโพลีเฟสต้นแบบและบล็อก FFT 64 เฟส | อัตราการสุ่มตัวอย่าง 64 GSPS ตัวแสดงสเปกตรัมแบบไดนามิก ตัวแสดงสเปกโตแกรม DSP Builder สำหรับ Intel FPGA รองรับชุดพัฒนา FPGA Stratix® 10 AX FPGA และ Agilex™ 9 |
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ อุปกรณ์ทดสอบและวัดค่า ระบบการสื่อสาร |
|
| Beamformer แบบหน่วงเวลา | Beamforming แบบหน่วงเวลาทางดิจิทัลให้ความละเอียดเชิงมุมตามต้องการ ลำแสงพร้อมกันในมุมที่ต่างกัน และไม่ลดทอนคุณภาพ งานออกแบบนี้มีตัวกรองตัวสุ่มตัวอย่างแบบหน่วงเวลาระดับเศษส่วนที่มีอัตราการสุ่มตัวอย่างซูเปอร์ในเอ็นจินการหน่วงเวลาที่พัฒนาโดยใช้ DSP Builder สำหรับเครื่องมือออกแบบของ Intel® FPGA สำหรับนักพัฒนา DSP เอ็นจินการหน่วงเวลามีสี่อินสแตนซ์เพื่อรองรับสี่ลำแสงพร้อมกัน โดยแต่ละลำแสงแยกจากกันและมีการควบคุมที่แยกต่างหาก |
อัตราการสุ่มตัวอย่าง 64 GSPS อาร์เรย์องค์ประกอบ 8 RX 14 ลำแสงพร้อมแบนด์วิดท์ 1.6GHz ตัวกรองแบบหน่วงเวลาระดับเศษส่วน การซิงโครไนซ์อาร์เรย์แบบเฟส RX DSP Builder สำหรับ Intel FPGA |
อาร์เรย์การสแกนทางอิเล็กทรอนิกส์แบบแอ็คทีฟ (AESA) เรดาร์และโซนาร์ การสื่อสารแบบ Wideband ดาราศาสตร์วิทยุ |
| การซิงโครไนซ์หลายอุปกรณ์ | Intel ได้พัฒนาตัวอย่างงานออกแบบการซิงโครไนซ์หลายอุปกรณ์เพื่อแสดงความสามารถในการซิงโครไนซ์ของเอฟพีจีเอ Intel® Direct RF งานออกแบบนี้แสดงให้เห็นถึงการเชื่อมโยงเวลาแฝงที่กำหนดระหว่างโหนดตัวแปลงแอนะล็อกเป็นดิจิทัล (ADC) หรือตัวแปลงดิจิทัลเป็นแอนะล็อก (DAC) สองโหนดโดยโปรโตคอลคลาสย่อย1 JESD204C, การจัดตำแหน่งเวลาแฝง และการจัดตำแหน่งเฟสระหว่างพอร์ตต่างๆ ในอุปกรณ์ภายในและอุปกรณ์ระยะไกล | อัตราการสุ่มตัวอย่าง 51.2 GSPS การซิงโครไนซ์อาร์เรย์แบบเฟส RX และ TX การเชื่อมต่อโครงข่ายเอฟพีจีเอที่กำหนด |
อาร์เรย์การสแกนทางอิเล็กทรอนิกส์แบบแอ็คทีฟ (AESA) เรดาร์และโซนาร์
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ |
| คุณสมบัติแถบความถี่กว้างและความคล่องตัว | ตัวอย่างการออกแบบ Wideband และ Agility แสดงถึงความสามารถของการกระโดดความถี่ใน FPGA Intel® Direct RF และความสามารถนี้รวมกับการตรวจสอบแบบ Wideband ซึ่งอาจเป็นประโยชน์อย่างยิ่งสําหรับบางแอปพลิเคชัน | การรองรับอัตราการสุ่มตัวอย่าง 64 GSPS ตัวรับสัญญาณแถบความถี่กว้างหลัก: 32GHz IBW แถบความถี่แคบรอง: 4GHz IBW ความคล่องตัวในการทำ Frequency Hopping ขั้นตอนการปรับเทียบค่า ADC ความคล่องตัว การวัดความหน่วงในเวลาของการทำงาน ตัวแสดงสัญญาณ ชุดพัฒนา FPGA Stratix® 10 AX FPGA และ Agilex™ 9 |
ระบบเรดาร์ ระบบ Electronic Warfare (EW) ระบบการสื่อสาร |
| การจำแนกประเภท Waveform | Intel® FPGA AI Suite สามารถใช้ได้ในงานออกแบบ FPGA เพื่อประมวลผลการสตรีมแบบเรียลไทม์ของสัญญาณอนาล็อก Intel พัฒนาตัวอย่างการจำแนกประเภท Waveform ที่แสดงวิธีการจำแนกประเภทการมอดูเลตสัญญาณ RF โดยใช้โครงข่ายประสาทเทียมที่ได้รับการฝึกมาเป็นพิเศษ ระบบจะสุ่มตัวอย่างสัญญาณมอดูเลตแบบอนาล็อกโดยใช้ตัวแปลงแบบรวมอนาล็อก/ดิจิทัล โดยผ่านการประมวลผลสัญญาณดิจิทัลล่วงหน้า และป้อนเข้าสู่ Intel FPGA AI Suite IP ซึ่งมีการอนุมานโครงข่ายประสาทเทียม | 1x ช่องสัญญาณ RX บน Stratix® 10 AX A-tile ในโหมด x32 ที่ 48 GSPS แอปพลิเคชันแบบฝังโดยใช้ FPGA SoC ที่มี Intel FPGA AI Suite IP จัดประเภทสัญญาณ RF แบบเรียลไทม์โดยใช้ Convolutional Neural Network พร้อม IP Intel FPGA AI Suite และ OpenVINO การสตรีมการประมวลผลล่วงหน้าด้วยการเพิ่มข้อมูลแบบอินไลน์ ชุดข้อมูล EagleNet ที่มีระดับรูปคลื่น 7 ระดับ: AM, FM, CW, OFDM, QPSK, Ramp, เสียงรบกวนเบื้องหลัง ชุดพัฒนา FPGA Stratix 10® AX |
มาตรการตอบโต้ด้วยเรดาร์และทางอิเล็กทรอนิกส์ ระบบการสื่อสาร |
| Beamformer ที่ปรับได้ MVDR | ในตัวอย่างการออกแบบนี้ อัลกอริธึม MVDR ถูกนํามาใช้ Beamforming แบบปรับได้ MVDR ใช้วิธีการ sample-matrix inversion (SMI) ซึ่งจะกําหนดน้ําหนักของอาร์เรย์เสาอากาศโดยตรงจากการสังเกต โซลูชันแบบปรับได้พบได้โดยใช้ตัวแก้ปัญหาเชิงเส้น QR decomposition ที่ใช้ในคณิตศาสตร์จุดลอยตัวบน FPGA ข้อมูลแบบเรียลไทม์ได้รับการสุ่มตัวอย่างโดยใช้อาร์เรย์ตัวแปลงอนาล็อก/ดิจิทัลในตัว และประมวลผลโดยใช้ IP ที่พัฒนาโดยใช้ภาษา DPC++ | Beamformer แบบปรับได้ MVDR รองรับแปดองค์ประกอบ โฟลว์ SYCL HLS ชุดพัฒนา FPGA Stratix 10® AX |
มาตรการตอบโต้ด้วยเรดาร์และทางอิเล็กทรอนิกส์ ระบบการสื่อสาร |
เนื้อหาที่โดดเด่น
ตัวอย่างงานออกแบบแอพพลิเคชั่น
ตัวอย่างการออกแบบต่อไปนี้ประกอบด้วยการออกแบบที่มีการกําหนดพารามิเตอร์ระดับสูง โดยมาพร้อมการจําลองหรือการใช้งานในฮาร์ดแวร์ที่ทํางานร่วมกับบอร์ดพัฒนา Intel® FPGA สําหรับข้อมูลเพิ่มเติม ติดต่อ Intel
เอกสารข้อมูล |
คำอธิบาย |
คุณสมบัติ |
แอพพลิเคชั่น |
วันที่ตีพิมพ์ |
|---|---|---|---|---|
ตัวอย่างการออกแบบเรดาห์ทะเลแสดงการปรับใช้ไปป์ไลน์การประมวลผลสัญญาณดิจิทัลที่ซับซ้อนบน FPGA Agilex™ 5 ของ Altera การปรับใช้งานจะดําเนินการโดยใช้เครื่องมือ DSP Builder ที่เร่งประสิทธิภาพการทํางานของนักออกแบบและมอบประสิทธิภาพ DSP ที่ดีที่สุดใน FPGA |
ความถี่ Carrier X-band: 9,410 MHz ช่วง ความกว้างพัลส์ แบนด์วิดท์ และความถี่การทําซ้ําพัลส์ที่กําหนดค่าในสคริปต์การตั้งค่า MATLAB* TX/RX Beamforming พร้อมการสแกนลําแสงจาก -60° ถึง 60° MATLAB host GUI สําหรับการตั้งโปรแกรม FPGA การกําหนดค่าพารามิเตอร์ และการแสดงรูปแบบเรดาร์ การจําลองสัญญาณเรดาห์โดยใช้กล่องเครื่องมือระบบอาร์เรย์เฟส MATLAB และกล่องเครื่องมือเรดาร์ ชุดพัฒนา Agilex 5 FPGA E-ซีรีส์ 065B Premium ของ Altera |
มาตรการตอบโต้ด้วยเรดาร์และทางอิเล็กทรอนิกส์ เรดาห์อุตุนิยมวิทยา การเซ็นเซอร์และการแมประยะไกล |
สิงหาคม 2024 |
|
ตัวอย่างงานออกแบบนี้แสดงให้เห็นถึงการใช้งานที่มีประสิทธิภาพของแผงกรองการสังเคราะห์ที่เรียกว่า Inverse-Channelizer โดยแสดงการใช้งานแบบพารามิเตอร์ใน DSP Builder สำหรับ Intel FPGA ที่สามารถปรับให้เข้ากับแอพพลิเคชั่นของผู้ใช้ปลายทางได้ การทำงานของแผงกรองจะแสดงในแอพพลิเคชั่นวิทยุความรู้คิด ซึ่งจำเป็นต้องมีการสร้างสัญญาณใหม่ที่สมบูรณ์แบบ |
อัตราการสุ่มตัวอย่าง: 4 GSPS การแปลงสัญญาณ: QPSK / 16QAM / 64QAM อัตราสัญลักษณ์: 0.125 / 0.25 / 0.5 / 1.0 / 2.0 / 4.0 GSPS (roll-off factor: 0.15 / 0.25 / 0.5) หมายเลขช่อง: 64 / 128 / 256 ที่กําหนดค่าใหม่ได้ในรันไทม์ การประมวลผลความถี่สำหรับแอพพลิเคชั่นวิทยุความรู้คิด ตัวแสดงสัญญาณ ชุดเครื่องมือพัฒนาเอฟพีจีเอ Intel Agilex 7 |
การประมวลผลความถี่สำหรับแอพพลิเคชั่นวิทยุความรู้คิด การประมวลผลเสียงและภาพ เรดาร์ ระบบสงครามอิเล็กทรอนิกส์ (EW) |
มกราคม 2024 |
|
Channelizer ที่สุ่มตัวอย่างมากเกินไปด้วยอินพุตที่ทับซ้อนกันเชิงพื้นที่ |
นี่เป็นเซ็ตย่อยของการสุ่มตัวอย่าง Channelizer มากเกินไปด้วย Wideband SSR การปรับใช้สถาปัตยกรรมของการสุ่มตัวอย่าง Channelizer มากเกินไปอาจมีความแตกต่างกันมาก โดยขึ้นอยู่กับอัตราการสุ่มตัวอย่างอินพุต จำนวนช่องสัญญาณ และจำนวนตัวอย่างที่ซ้อนทับกัน ในสถาปัตยกรรมนี้ จํานวนช่องสัญญาณ FFT จะมีระดับต่ํา จํานวนตัวอย่างที่ทับซ้อนกันน้อยกว่าจํานวนพาธคู่ขนาน อินพุตที่ทับซ้อนกันจะเกิดขึ้นในพาธคู่ขนาน โดยมีชื่อเรียกว่า 'Spatial Overlapping' |
สถาปัตยกรรมแบบขนานที่มีประสิทธิภาพ อินพุตที่ซับซ้อน หรืออินพุตจริง สัญญาณนาฬิกาที่ทำงาน โดยไม่ขึ้นกับอัตราการสุ่มตัวอย่าง |
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ เรดาร์ ระบบการสื่อสาร |
พฤศจิกายน 2023 |
การออกแบบนี้มีแผงกรองโพลีเฟสที่พัฒนาขึ้นโดยใช้เครื่องมือการออกแบบของ DSP Builder สำหรับ Intel® FPGA สำหรับนักพัฒนา DSP ข้อมูลจากเครื่องกำเนิดสัญญาณบนชิปจะถูกสตรีมไปยังบล็อก Channelizer ซึ่งรวมถึง Commutator, Polyphase Filter, Circular Shifter และบล็อก FFT เอาต์พุตที่บันทึกไว้ของ Channelizer จะถูกอัปโหลดไปยังโฮสต์และนำเสนอต่อผู้ชม ในขณะที่แสดงเมตริกคุณภาพสัญญาณหลักบางส่วน งานออกแบบ Channelizer ที่สุ่มตัวอย่างมากเกินไปประกอบด้วยเครื่องกำเนิดสัญญาณบนชิป ซึ่งสามารถทำการกระตุ้นแบบตั้งโปรแกรมได้กับระบบ Channelizer เพื่อให้ตัวอย่างงานออกแบบทำงานได้โดยไม่ต้องใช้เครื่องกำเนิดสัญญาณภายนอกและ ADC |
การรองรับอัตราสุ่มตัวอย่าง: 24GSPS รองรับ 256 ช่องสัญญาณ โครงสร้างพื้นฐานการประมวลผลสัญญาณโพลีเฟส มุมมองสเปกตรัม/สเปกโตแกรมแบบไดนามิก ดู Waveform โดเมนเวลา การวัดประสิทธิภาพ RF เครื่องกำเนิดสัญญาณบนชิป ชุดเครื่องมือพัฒนาเอฟพีจีเอ Intel® Agilex™ |
มาตรการตอบโต้ด้วยเรดาร์และทางอิเล็กทรอนิกส์ อุปกรณ์ทดสอบและวัดค่า ระบบการสื่อสาร |
มิถุนายน 2022 |
|
การออกแบบตัวอย่าง Beamformer แบบปรับแต่งได้ MVDR ได้แสดงการปรับใช้ Beamforming แบบปรับแต่งได้อย่างมีประสิทธิภาพบน Intel® FPGA Beamformer แบบปรับแต่งได้จะได้รับคุณภาพสัญญาณที่ดีที่สุดจากทิศทางที่ต้องการ พร้อมกับระงับการรบกวนจากทิศทางที่ไม่ต้องการ MVDR ใช้งานวิธีการ Sample-Matrix-Inversion ซึ่งจะมีการคำนวณน้ำหนัก Beamforming ตามการสำรวจสภาพแวดล้อมโดยตรง |
อัลกอริธึม MVDR อาร์เรย์แบบเฟสเส้นตรง ขนาดอาร์เรย์ 8 และ 64 การปรับใช้ลำแสงหลายเส้น Intel Code Builder สำหรับส่วนต่อประสานโปรแกรมประยุกต์ (API) OpenCL™ ชุดเครื่องมือพัฒนาเอฟพีจีเอ Intel® Arria® 10 |
เรดาร์ โซนาร์ มาตรการตอบโต้ทางอิเล็กทรอนิกส์ ระบบการสื่อสาร อาร์เรย์ไมโครโฟน |
กรกฎาคม 2019 |
|
Channelizer เป็นเครื่องรับสัญญาณ Wideband ที่แบ่งแบนด์วิดธ์กว้างออกเป็นแต่ละแบนด์ที่สนใจ ผลลัพธ์การประมวลผลที่เพิ่มขึ้น ทําให้สามารถตรวจจับสัญญาณอัตราสัญญาณเป็นเสียงต่ํา (SNR) ในแต่ละช่องสัญญาณย่อยได้อย่างน่าเชื่อถือ |
IP Fast Fourier Transform (FFT) อัตราการสุ่มตัวอย่างซูเปอร์ที่ตั้งโปรแกรมได้ Poly-Phase Filter-Bank IP ที่ตั้งโปรแกรมได้ FFT ที่ได้รับการเพิ่มประสิทธิภาพสำหรับตัวอย่างอินพุตจริง อินเตอร์เฟซ JESD204B เป็นอุปกรณ์อนาล็อก* 3GSPS ตัวแปลงอนาล็อกเป็นดิจิตอลแบบช่องสัญญาณคู่ 14 บิต (ADC) AD9208 เอฟพีจีเอ Intel® Stratix® 10 |
ระบบสื่อสาร Wideband ระบบสายเคเบิล อุปกรณ์การวัด |
กันยายน 2018 |
|
การออกแบบตัวอย่างการจำแนกรูปแบบคลื่นเรดาร์ของ Intel ถูกสร้างขึ้นเพื่อจดจำลายเซ็นไมโครดอปเลอร์เฉพาะของเป้าหมายที่แตกต่างกันโดยใช้โมเดล Convolution Neural Network (CNN) |
การจำแนกรูปแบบไมโครดอปเลอร์ การจดจำรูปแบบคลื่นเรดาห์แบบเรียลไทม์ Intel Distribution ของชุดเครื่องมือ OpenVINO™ บอร์ดชุดเครื่องมือพัฒนาเอฟพีจีเอ Intel® Arria® 10 |
ยานพาหนะอัตโนมัติ เรดาห์ตรวจการณ์สำหรับการทหาร วิทยาการหุ่นยนต์ |
มิถุนายน 2018 |
|
เรดาห์ช่องเปิดสังเคราะห์ (SAR) เป็นเทคนิคที่ใช้ในเรดาห์สมัยใหม่เพื่อรับภาพความละเอียดสูงของฉาก Intel® FPGA ช่วยให้เทคโนโลยีดังกล่าวทำงานได้ แม้อยู่ภายใต้ข้อจำกัด SWaP ที่เข้มงวดก็ตาม |
การสร้างรูปภาพแบ็กโพรเจกชันทั่วโลก สถาปัตยกรรมอาร์เรย์ที่มีประสิทธิภาพ และปรับขนาดได้ จุดลอยตัวบนเอฟพีจีเอ เอฟพีจีเอ Intel® Stratix® 10 |
เรดาห์ช่องเปิดสังเคราะห์ (SAR) โซนาร์ช่องเปิดสังเคราะห์ (SAR) |
เมษายน 2018 |
|
การแบ่งส่วน Semantic ถูกใช้ในแอปพลิเคชั่นหุ่นยนต์ที่นำทางได้ด้วยตัวเองหลายแบบ แอปพลิเคชันมีหน้าที่ในการจำแนกประเภทของวัตถุจากแต่ละพิกเซลในภาพ ตัวอย่างนี้แสดงการตรวจจับ และการแบ่งส่วนบ้านจากภาพถ่ายจากด้านบน |
การสาธิตการแบ่งส่วน Semantic ที่ใช้งาน Mini U-Net ชุดเครื่องมือพัฒนาเอฟพีจีเอ Intel® Arria® 10 ชุดข้อมูล SpaceNet Intel Distribution ของขุดเครื่องมือ OpenVINO |
การเรียนรู้เชิงลึก การนำทาง ระบบตรวจการณ์ออปติคอล การสร้างภาพดาวเทียม |
เมษายน 2018 |
|
ตัวอย่างการออกแบบหน่วยความจำ Monobit Digital RF แสดงการใช้ตัวรับส่งสัญญาณความเร็วสูงแบบบูรณาการของ Intel® FPGA เป็นสเตจส่วนหน้าแบบ Wideband |
ตัวรับส่งสัญญาณ/ตัวรับสัญญาณ Monobit แบนด์วิดธ์ทันทีแบบ 12.5 GHz การปรับสีให้กลมกลืนแบบดิจิตอล Channelizer ดิจิตอล เอฟพีจีเอ Intel® Stratix® 10 |
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ Signal intelligence (COMINT/ELINT) ระบบการสื่อสาร |
มีนาคม 2017 |
|
ตัวอย่างการออกแบบความปลอดภัยแบบแบ่งส่วนแสดงให้เห็นถึงวิธีการที่ปลอดภัยในการกำหนดคีย์ความปลอดภัยให้กับพื้นที่บางส่วนที่เข้ารหัสหลายพื้นที่ใน Intel® FPGA |
การกำหนดค่าใหม่บางส่วน (PR) ที่ปลอดภัย รองรับทั้งคีย์แบบตั้งโปรแกรมได้ครั้งเดียว (OTP) และคีย์สำรองด้วยแบตเตอรี่ เครื่องมือรักษาความปลอดภัย QCrypt การกำหนดค่า PR จากแฟลช EPCQ Intel® Arria® 10 FPGA ด้วย SoC Development Kit |
ศูนย์ข้อมูล / การใช้งานหลายประเภท ยานยนต์ บอร์ดการสื่อสารแบบประกอบเสร็จพร้อมขายเชิงพาณิชย์ (COTS) ที่ปลอดภัย แอปพลิเคชันจำเป็นต้องใช้งานความปลอดภัยหลายระดับ |
มีนาคม 2017 |
|
ตัวอย่างการออกแบบนี้แสดงให้เห็นการประมวลผลของพัลส์ดอปเลอร์ ในแอปพลิเคชันเรดาร์ทั่วไปนั้น มีข้อกำหนดที่จะต้องคำนวณและระบุความถี่ดอปเปลอร์ ซึ่งทำได้โดยการคำนวณ FFT ผ่านพัลส์เรดาร์ที่เชื่อมโยงกันหลายพัลส์ แต่เนื่องจากรูปแบบการเขียน/อ่านโดยทั่วไปของหน่วยความจำแบบไดนามิก การทำงานในการเลี้ยวโค้งนั้นจึงไม่มีประสิทธิภาพเท่าไรนัก การออกแบบนี้แสดงถึงวิธีการลดปัญหาคอขวดของปริมาณงานอันเป็นผลมาจากการเลี้ยวโค้ง |
การปรับใช้การเลี้ยวโค้งอย่างมีประสิทธิภาพ จุดตรึงและจุดแบบลอยตัว ตัวอย่าง FFT สําหรับพัลส์ดอปเลอร์ |
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ เรดาร์ |
ตุลาคม 2016 |
|
การออกแบบอ้างอิงนี้รวมถึงการสร้างสัญญาณ Wideband Gaussian Noise โดยใช้วิธีการแบบ Poly-Phase การประมวลผลสัญญาณที่ตามมาทำให้คุณสามารถเติมสัญญาณในแถบสเปกตรัมที่ต้องการได้ด้วยขนาดแมกนิจูดแบบกำหนดเองสำหรับแต่ละแบนด์ |
แหล่งที่มา Wideband Gaussian Noise – 2.5 GHz ธนาคารตัวกรองดิจิตอล ความละเอียดสเปกตรัมแบบละเอียด < 2.5 MHz แบนด์ไดนามิก และการควบคุมแมกนิจูด การประมวลจุดลอยตัวในเอฟพีจีเอ เอฟพีจีเอ Intel® Arria® 10 AD9162 – ตัวแปลงดิจิทัลเป็นอะนาล็อก (DAC) 5GSPS ด้วยอินเทอร์เฟซ JESD204B |
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ เรดาร์ ระบบการสื่อสาร การจำลองแบบเร่งด้วยฮาร์ดแวร์ |
มิถุนายน 2016 |
|
เดโม FFT Beamforming จะสร้างลำแสงหลายเส้นหร้อมกับเพื่อทำการกรอง Spatial นี่หมายถึงประสิทธิภาพที่ดียิ่งขึ้น ซึ่งเป็นสิ่งจำเป็นยิ่งสำหรับระบบแบบเรียลไทม์ |
FFT IP อัตราการสุ่มตัวอย่างซูเปอร์ที่ตั้งโปรแกรมได้ FFT Beamforming ที่กำหนดเป้าหมายไปยังอาร์เรย์เชิงเส้น FFT Beamforming ที่กำหนดเป้าหมายไปยังอาร์เรย์ระนาบ |
เรดาร์ รังสีวิทยา ดาราศาสตร์วิทยุ |
เมษายน 2016 |
|
ตัวอย่างการออกแบบ QR Decomposition เป็นการปรับใช้งานที่ตั้งค่าพารามิเตอร์ได้ ซึ่งได้รับการออกแบบเพื่อแก้ไขปัญหาขนาดเมทริกซ์ที่หลากหลาย อัลกอริธึมที่ใช้งาน QR มีความเสถียรทางตัวเลขที่ดี และสามารถแก้ระบบสมการสี่เหลี่ยมที่มีการกำหนดค่ามากเกินไปได้ อัลกอริธึมนี้เป็นหนึ่งในการออกแบบอ้างอิงจุดลอยตัวที่ซับซ้อนรูปแบบแรกที่เน้นย้ำถึงความเป็นไปได้ และประสิทธิภาพของ IP จุดลอยตัวบนเอฟพีจีเอ |
ตัวแก้ระบบสมการเชิงเส้น IP แบบปรับขนาดได้ และกำหนดพารามิเตอร์ การเร่งความเร็วอัตราส่งผ่าน สมรรถนะด้านการใช้พลังงาน จุดลอยตัว |
อัลกอริธึม STAP เรดาร์และโซนาร์ Beamformer ที่ปรับค่าได้ การประมวลผลทางวิทยาศาสตร์ การกรองแบบปรับค่าได้ |
เมษายน 2014 |
|
ตัวกรอง Extended Kalman (EKF) ได้รับการปรับใช้บน SoC Cyclone® V ซึ่งใช้งานสถาปัตยกรรมไฮบริดได้อย่างมีประสิทธิภาพ โดยที่ส่วนหนึ่งของอัลกอริธึมถูกออฟโหลดไปยังแฟบริกเอฟพีจีเอเพื่อเพิ่มประสิทธิภาพของระบบโดยรวม และออฟโหลดโปรเซสเซอร์ Arm* |
IP โปรเซสเซอร์ร่วมเมทริกซ์ ประสิทธิภาพระบบ CPU สองเท่า† โครงเครื่องเอฟพีจีเอขนาดกะทัดรัด Cyclone V SoC |
เรดาห์และโซนาร์ คำแนะนำและการนำร่อง เซนเซอร์นำร่องด้วยแรงเฉื่อย Sensor Fusion การควบคุมมอเตอร์ |
กุมภาพันธ์ 2014 |
|
ตัวอย่างการออกแบบ Cholesky Decomposition Solver เป็นการใช้งานแบบกำหนดพารามิเตอร์ได้ ซึ่งออกแบบมาเพื่อแก้ปัญหาขนาดเมทริกซ์ต่างๆ อัลกอริธึมที่ใช้งาน Cholesky สามารถแก้ไขกรณีเฉพาะของระบบสมการกำลังสองด้วยวิธีที่มีประสิทธิภาพมากกว่าอัลกอริธึมอื่นๆ เช่น QR อัลกอริธึมเป็นหนึ่งในการออกแบบอ้างอิงจุดลอยตัวที่ซับซ้อนรูปแบบแรกที่เน้นย้ำถึงความเป็นไปได้ และประสิทธิภาพของ IP จุดลอยตัวบนเอฟพีจีเอ |
ตัวแก้ระบบสมการเชิงเส้น IP แบบปรับขนาดได้ และกำหนดพารามิเตอร์ การเร่งความเร็วอัตราส่งผ่าน สมรรถนะด้านการใช้พลังงาน จุดลอยตัว |
อัลกอริธึม STAP เรดาร์และโซนาร์ Beamformer ที่ปรับค่าได้ การประมวลผลทางวิทยาศาสตร์ การกรองแบบปรับค่าได้ |
กุมภาพันธ์ 2014 |
|
ตัวอย่างการออกแบบ Beamforming แบบหน่วงเวลาได้รับการปรับใช้งานในชุดพัฒนา Stratix V DSP การหน่วงเวลาจริงทำได้โดยการใช้ตัวกรองการหน่วงเวลาแบบเศษส่วนที่มีความละเอียดที่ปรับค่าละเอียดได้ตามต้องการ ตัวอย่างการออกแบบครอบคลุมระบบเรดาร์แบบพัลส์ที่เรียบง่าย แต่มีการรับและส่งสัญญาณอย่างสมบูรณ์โดยมาพร้อมกับองค์ประกอบอาร์เรย์ 32 เฟส |
Wideband Beamforming มุมบังคับเลี้ยวตามต้องการ การออกแบบที่ปรับขนาดได้ |
อาร์เรย์การสแกนทางอิเล็กทรอนิกส์แบบแอ็คทีฟ (AESA) เรดาห์, โซนาร์ กล้องโทรทรรศน์วิทยุอาเรย์แบบเฟส มาตรการตอบโต้ทางอิเล็กทรอนิกส์ |
กุมภาพันธ์ 2014 |
|
ในเรดาห์พัลส์ทั่วไป การบีบอัดพัลส์มีความสัมพันธ์กับการรับสัญญาณด้วยรูปคลื่นที่รู้จักเพื่อเพิ่มความละเอียดของช่วงและ SNR ตัวอย่างการออกแบบนี้แสดงให้เห็นถึงการบีบอัดพัลส์ด้วยเทคนิค Overlap-and-Save |
ความละเอียดของช่วงเรดาร์พัลส์เพิ่มขึ้น เพิ่มการตรวจจับ SNR การคอนโวลูชันที่รวดเร็วโดยใช้ FFT |
มาตรการตอบโต้ทางอิเล็กทรอนิกส์ เรดาร์ |
ธันวาคม 2013 |
คลังวิดีโอ
การแบ่งส่วน SpaceNet* Semantic
การแบ่งส่วนภาพถ่ายดาวเทียมมีหน้าที่ในการจำแนกประเภทของวัตถุจากแต่ละพิกเซลในภาพ ตัวอย่างนี้แสดงการตรวจจับและการแบ่งส่วนของบ้านจากภาพถ่ายด้านบนที่ใช้งานบน Intel® FPGA
การออกแบบตามรุ่น
DSP Builder สำหรับ Intel® FPGA เป็นเครื่องมือตามโมเดลในการสังเคราะห์บล็อกการประมวลผล DSP และ IP ลงในเอฟพีจีเอ วิดีโอนี้แสดงขั้นตอนการออกแบบของ DSP โดยทั่วไป และขั้นตอนการออกแบบที่ใช้ DSP Builder ช่วยเพิ่มประสิทธิภาพการผลิตที่ยอดเยี่ยมสำหรับนักออกแบบระบบได้อย่างไร
การจำแนกประเภทรูปแบบคลื่นเรดาห์
งานทั่วไปอย่างหนึ่งในการใช้งานด้านการป้องกันคือการแยกพารามิเตอร์และจำแนก Waveform ในวิดีโอนี้ เราจะแสดงให้เห็นวิธีการใช้ Intel® FPGA เพื่อจำแนกวัตถุในเรดาร์โดยใช้การส่งกลับสัญญาณไมโครดอปเปลอร์