วิธีบรรจุโมดูล/การออกแบบ Verilog แบบกําหนดเองเป็นไลบรารี OpenCL®

คำอธิบาย

วิดีโออธิบายถึงสาเหตุที่ลูกค้าอาจใช้คุณสมบัตินี้เพื่อให้มีบล็อคการประมวลผลแบบกําหนดเอง (RTL) ในโค้ดเคอร์เนล OpenCL วิดีโออธิบายถึงตัวอย่างการออกแบบ เช่น ไฟล์ makefiles และกําหนดค่า และอธิบายขั้นตอนการคอมไพล์ วิดีโอยังแสดงการสาธิตตัวอย่างการออกแบบ