ศูนย์สนับสนุน Serial Digital Interface II IP
หน้านี้ถูกจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบ Serial Digital Interface II ตั้งแต่ต้นจนจบ คุณจะพบข้อมูลเกี่ยวกับวิธีวางแผน เลือก ออกแบบ ปรับใช้ และตรวจสอบคอร์ IP Serial Digital Interface II ของคุณ นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีดึงระบบของคุณและดีบักการออกแบบ Ip Serial Digital Interface II
รับแหล่งข้อมูลสนับสนุนสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 และ Intel Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: FPGA ดัชนีเอกสารประกอบ หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้
1. การเลือกอุปกรณ์และ IP
มีคุณสมบัติใดบ้างที่รองรับใน Intel® FPGA IP SDI II
ฉันควรใช้ตระกูลอุปกรณ์ Intel® FPGA ใด
การใช้ทรัพยากร FPGA SDI II Intel® FPGA IP Core คืออะไร
2. การออกแบบที่ไหลเวียนและการรวม IP
เอกสาร
- คู่มือผู้ใช้ IP Core
- คู่มือผู้ใช้ SDI II Intel® FPGA IP
- อุปกรณ์ Intel Agilex 7
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA F-Tile SDI II
- อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Stratix® 10 FPGA SDI II
- อุปกรณ์ Intel Arria 10
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA SDI II
- อุปกรณ์ Intel Cyclone 10 GX
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA SDI II® Cyclone 10 GX
- หมายเหตุรีลีส Intel® FPGA IP
- หมายเหตุรีลีส Intel FPGA IP Serial Digital Interface (SDI) II
ฉันจะสร้างคอร์ SDI II Intel® FPGA IP ได้อย่างไร
- คู่มือผู้ใช้ SDI II Intel® FPGA IP หัวข้อ 3.2.1 การสร้างโครงการ prime Intel® Quartus® ใหม่
- คู่มือผู้ใช้ SDI II Intel® FPGA IP หัวข้อ 3.2.2 การเปิดตัวแคตตาล็อก IP
- คู่มือผู้ใช้ SDI II Intel® FPGA IP หัวข้อ 3.2.3 การกําหนดพารามิเตอร์แกน IP
ฉันจะสร้างตัวอย่างการออกแบบ Intel® FPGA IP SDI II ได้อย่างไร
ลิงก์ด้านล่างให้คําแนะนําทีละขั้นตอนในการสร้างตัวอย่างการออกแบบ SDI II Intel® FPGA IP จากซอฟต์แวร์ Intel Quartus Prime:
- อุปกรณ์ Intel Agilex 7
- อุปกรณ์ Intel Stratix 10
- อุปกรณ์ Intel Arria 10
- อุปกรณ์ Intel Cyclone 10 GX
ฉันจะรวบรวมและทดสอบการออกแบบของฉันได้อย่างไร
สําหรับ Intel Agilex คุณสามารถดูคําแนะนําผู้ใช้ Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 GX ได้ ที่ส่วน "การคอมไพล์และทดสอบการออกแบบ Intel® FPGA IP SDI I Intel® FPGA IP I":
- อุปกรณ์ Intel Agilex 7
- อุปกรณ์ Intel Stratix 10
- อุปกรณ์ Intel Arria 10
- อุปกรณ์ Intel Cyclone 10 GX
ฉันจะทําการจําลองการทํางาน SDI II Intel® FPGA IP ได้อย่างไร
สําหรับ Intel Agilex F-tile, Intel Stratix, Intel Arria 10 และอุปกรณ์ Intel Cyclone 10 GX ด้านล่างเป็นขั้นตอนในการสร้างการจําลองการทํางาน Intel® FPGA IP SDI II:
- เปิดใช้งานตัวเลือกการจําลองใน SDI II Intel® FPGA IP Parameter Editor และสร้างตัวอย่างการออกแบบ Intel® FPGA IP SDI II
- อุปกรณ์ Intel Agilex 7
- อุปกรณ์ Intel Stratix 10
- อุปกรณ์ Intel Arria 10
- อุปกรณ์ Intel Cyclone 10 GX
3. การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อพิน
- อุปกรณ์ Intel Agilex 7
- ® แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Agilex
- อุปกรณ์ Intel Stratix 10
- แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel® Stratix® 10
- อุปกรณ์ Intel Arria 10
- แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel® Arria® 10 GX, GT และ SX Device Family
- อุปกรณ์ Intel Cyclone 10 GX
- แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel® Cyclone® 10 GX
การตรวจสอบแผนผัง
- อุปกรณ์ Intel Agilex 7
- ® Intel Agilex Device Schematic Review
- อุปกรณ์ Intel Stratix 10
- การตรวจสอบแผนผัง Intel Stratix 10 GX, MX และ SX Schematic
- คู่มือผู้ใช้ชุดพัฒนา FPGA GX Intel® Stratix® 10
- คู่มือผู้ใช้ชุดพัฒนา SoC Intel® Stratix® 10 SX SoC
- อุปกรณ์ Intel Arria 10
- การตรวจสอบแผนผัง Intel Arria 10 GX, GT และ SX Schematic Review
- ผู้ใช้ชุดพัฒนา FPGA Intel Arria 10
- คู่มือผู้ใช้ชุดพัฒนา soC Intel Arria 10 SoC
- อุปกรณ์ Intel Cyclone GX 10
- Intel Cyclone 10 GX Schematic Review การใช้งาน
- คู่มือผู้ใช้ชุดพัฒนา FPGA GX Intel® Cyclone® 10 GX
การจัดการพลังงาน
- ตัวประมาณพลังงานในช่วงต้น (EPE) และตัววิเคราะห์พลังงาน
- AN 750: การใช้เครื่องมือ Intel FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ
- คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) เฉพาะอุปกรณ์ (PDN) 2.0
- คู่มือผู้ใช้ FPGAs Intel® Cyclone® 10 GX
- คู่มือผู้ใช้ FPGAs Intel® Arria® 10 ตัวประมาณการใช้พลังงานในช่วงต้น
- 711: คุณสมบัติการลดพลังงานในอุปกรณ์ Intel® Arria® 10
- AN 721: การสร้างโครงสร้างขุมพลัง FPGA
- AN 692: ข้อควรพิจารณาเกี่ยวกับการจัดลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 และอุปกรณ์ Intel Agilex®
- คู่มือผู้ใช้ FPGAs Intel® Stratix® 10 ตัวประมาณการใช้พลังงานในช่วงต้น
- คู่มือผู้ใช้การจัดการพลังงาน Intel® Stratix® 10
- ® คู่มือผู้ใช้การจัดการพลังงาน Intel Agilex
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Intel Agilex® 7
- คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
- คู่มือผู้ใช้ Intel® FPGA Power and Thermal Calculator
การจัดการพลังงานความร้อน
- อุปกรณ์ Intel Stratix 10
- AN 787: Intel® Stratix®การสร้างโมเดลและการจัดการความร้อน 10 เครื่องด้วยตัวประมาณพลังงานในช่วงต้น
- AN 943: แบบจําลองความร้อนสําหรับ Intel® Stratix® 10 FPGAs พร้อม Intel® FPGA Power and Thermal Calculator
- AN 944: แบบจําลองความร้อนสําหรับ FPGAs Intel Agilex® ที่มี Intel® FPGA Power and Thermal Calculator
การจัดลําดับพลังงาน
- อุปกรณ์ Intel Stratix 10, Intel Cyclone 10 GX, Intel Arria 10 และ Intel Agilex 7
- AN 692: ข้อควรพิจารณาเกี่ยวกับการจัดลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 และอุปกรณ์ Intel Agilex® 7
ชุดพัฒนา
- ชุดพัฒนาต่อไปนี้มีให้สําหรับ SDI II IP Core:
- ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ GX Intel® Stratix® 10
- ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ TX Intel® Stratix® 10 ชุด
- ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณตัวรับส่งสัญญาณ Intel® Arria® 10 GX
- ชุดพัฒนา FPGA GX Intel® Cyclone® 10
- ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณตัวรับส่งสัญญาณ v Stratix® V
- ชุดพัฒนา FPGA Arria® V GX
- ชุดพัฒนา FPGA V GT Cyclone®
4. ตัวอย่างการออกแบบ
- อุปกรณ์ Intel Arria 10
- อุปกรณ์ Intel Cyclone 10 GX
5. ดีบัก
คำ ถาม
ตรวจสอบให้แน่ใจว่าได้เปิดใช้งานตัวเลือก "ผลลัพธ์ข้อผิดพลาด CRC" ใน SDI II Intel® FPGA IP Parameter Editor สําหรับค่า CRC ที่ถูกต้อง (ไม่สามารถใช้ได้กับ SD-SDI)
คุณสามารถดู คู่มือผู้ใช้ Intel® FPGA IP SDI II หัวข้อ 5.3.1 แทรกบรรทัด สําหรับการแทรกบรรทัดที่ถูกต้อง
คุณสามารถดู คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Stratix 10 FPGA IP SDI II® ได้ ที่หัวข้อ 1.5.1 แนวทางการเชื่อมต่อและการตั้งค่า เกี่ยวกับวิธีการแสดงรูปแบบวิดีโอ NTSC และ PAL อย่างถูกต้อง
ตรวจสอบให้แน่ใจว่าความถี่สัญญาณนาฬิกาเชื่อมต่อกับความถี่สัญญาณนาฬิกาออนบอร์ดที่ถูกต้อง ตัวอย่างเช่น หากกําหนดค่าสัญญาณนาฬิกา Reflck SDI Tx PLL เป็น 148.5 MHz ให้ใช้ชิปสัญญาณนาฬิกา 148.5 MHz และเชื่อมต่อกับสัญญาณ Refclk SDI Tx PLL
สําหรับการออกแบบตัวอย่างลูปเปิลแบบอนุกรม ลูกค้าสามารถดูความละเอียดวิดีโอที่รองรับทั้งหมดในไฟล์ .tcl ที่ไดเรกทอรีนี้ <โฟลเดอร์ออกแบบ example>\hwtest\tpg_ctrl.tcl สําหรับการออกแบบตัวอย่างแบบวนรอบแบบขนาน ไม่มีไฟล์ .tcl นี้ให้ใช้งาน แต่ลูกค้ายังคงสามารถเข้าถึงความละเอียดวิดีโอทั้งหมดที่รองรับในข้อมูลจําเพาะ SMPTE
คุณสามารถดู คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Stratix 10 FPGA IP SDI II® ได้ ที่หัวข้อ 1.5.1 แนวทางการเชื่อมต่อและการตั้งค่า เกี่ยวกับวิธีการแสดงรูปแบบวิดีโอ NTSC และ PAL อย่างถูกต้อง
ตรวจสอบให้แน่ใจว่าความถี่สัญญาณนาฬิกาเชื่อมต่อกับความถี่สัญญาณนาฬิกาออนบอร์ดที่ถูกต้อง ตัวอย่างเช่น หากกําหนดค่าสัญญาณนาฬิกา Reflck SDI Tx PLL เป็น 148.5 MHz ให้ใช้ชิปสัญญาณนาฬิกา 148.5 MHz และเชื่อมต่อกับสัญญาณ Refclk SDI Tx PLL
สําหรับการออกแบบตัวอย่างลูปเปิลแบบอนุกรม ลูกค้าสามารถดูความละเอียดวิดีโอที่รองรับทั้งหมดในไฟล์ .tcl ที่ไดเรกทอรีนี้ <โฟลเดอร์ออกแบบ example>\hwtest\tpg_ctrl.tcl สําหรับการออกแบบตัวอย่างแบบวนรอบแบบขนาน ไม่มีไฟล์ .tcl นี้ให้ใช้งาน แต่ลูกค้ายังคงสามารถเข้าถึงความละเอียดวิดีโอทั้งหมดที่รองรับในข้อมูลจําเพาะ SMPTE
ยังคงมองหาตัวอย่างการออกแบบอยู่ใช่หรือไม่
ยังคงมีคําถามใช่หรือไม่
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้