Timing Analyzer คือตัววิเคราะห์เวลาแบบสถิตย์แบบ ASIC ที่รองรับรูปแบบข้อจํากัดการออกแบบ (SDC) ของ Synopsys® มาตรฐานอุตสาหกรรม หน้านี้มีลิงก์ไปยังทรัพยากรที่คุณสามารถเรียนรู้เพิ่มเติมเกี่ยวกับตัววิเคราะห์การกําหนดเวลา
สําหรับภาพรวมโดยสรุปของ Timing Analyzer โปรดดูที่ส่วน Timing Analyzer บนหน้า คุณสมบัติผลิตภัณฑ์ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
แหล่งข้อมูลตัววิเคราะห์การกําหนดเวลา
ตารางที่ 1 มีลิงก์ไปยังเอกสารที่มีอยู่เกี่ยวกับ ตัววิเคราะห์การกําหนดเวลา
ตารางที่ 1 เอกสารการวิเคราะห์การกําหนดเวลา
| คําอธิบายชื่อเรื่อง | |
|---|---|
| AN775: แนวทางการสร้างข้อมูลเวลา I/O | หมายเหตุการใช้งานนี้แสดงให้เห็นถึงเทคนิคในการสร้างข้อมูลเวลา I/O สําหรับอุปกรณ์ที่กําหนดโดยใช้ซอฟต์แวร์ Intel® Quartus® Prime |
ตัววิเคราะห์การกําหนดเวลา (PDF) (รุ่น Pro) |
Intel® Quartus® Prime Pro Edition Timing Analyzer ใช้ข้อจํากัดมาตรฐานอุตสาหกรรมและวิธีการวิเคราะห์เพื่อรายงานเวลาที่จําเป็นของข้อมูลทั้งหมด เวลามาถึงของข้อมูล และเวลามาถึงของนาฬิกาสําหรับการลงทะเบียนเพื่อลงทะเบียน I/O และเส้นทางการรีเซ็ตแบบอะซิงโครนัสทั้งหมดในการออกแบบของคุณ |
ตัววิเคราะห์การกําหนดเวลา (PDF) (รุ่นมาตรฐาน) |
Intel® Quartus® Prime Standard Edition Timing Analyzer ใช้ข้อจํากัดมาตรฐานอุตสาหกรรมและวิธีการวิเคราะห์เพื่อรายงานเวลาที่จําเป็นของข้อมูลทั้งหมด เวลามาถึงของข้อมูล และเวลามาถึงของนาฬิกาสําหรับการลงทะเบียนเพื่อลงทะเบียน I/O และเส้นทางการรีเซ็ตแบบอะซิงโครนัสทั้งหมดในการออกแบบของคุณ |
| การใช้ข้อยกเว้นหลายรอบใน Timing Analyzer (PDF) | หมายเหตุแอปพลิเคชันนี้ให้รายละเอียดเกี่ยวกับวิธีการใช้ข้อยกเว้นหลายรอบใน Timing Analyzer |
| Quartus Prime Timing Analyzer Cookbook (PDF) | cookbook นี้นําเสนอตัวอย่างและแม่แบบการออกแบบต่างๆ ซึ่งแสดงถึงวิธีการใช้ข้อจํากัดด้านการกําหนดเวลากับวงจรการออกแบบต่างๆ |
| บทช่วยสอนการเริ่มต้นใช้งานด่วนสําหรับตัววิเคราะห์เวลา (PDF) | บทช่วยสอนนี้ให้คําแนะนําโดยย่อเกี่ยวกับตัววิเคราะห์การกําหนดเวลา |
| คู่มืออ้างอิง SDC และ Timing Analyzer API (PDF) | คู่มืออ้างอิงนี้แสดงรายการคําสั่ง SDC ทั้งหมดที่รองรับโดย Timing Analyzer รวมถึง API คําสั่งเครื่องมือ (Tcl) ทั้งหมด |
| AN 471: การวิเคราะห์ PLL FPGA ประสิทธิภาพสูงพร้อม Timing Analyzer (PDF) | หมายเหตุแอปพลิเคชันนี้อธิบายวิธีวิเคราะห์และจํากัดเฟสล็อกลูป (PLL) โดยใช้ตัววิเคราะห์การกําหนดเวลา |
| ทําการวิเคราะห์การกําหนดเวลาที่เทียบเท่าระหว่าง Altera Timing Analyzer และ Xilinx Trace Trace White paper (PDF) | เอกสารทางไวท์เปเปอร์นี้แสดงวิธีดําเนินการวิเคราะห์เวลาสถิตเทียบเท่าระหว่าง Timing Analyzer ของ Altera และ Trace ของ Xilinx |
| ตัววิเคราะห์นาฬิกาตัววิเคราะห์การจับเวลา | ให้ข้อมูลโดยละเอียดเกี่ยวกับการวิเคราะห์นาฬิกา รวมถึงข้อมูลสมการสําหรับการวิเคราะห์การกําหนดเวลา |
| ข้อยกเว้นของตัววิเคราะห์เวลา | ให้ภาพรวมของข้อยกเว้น SDC ของ Timing Analyzer และลําดับเบื้องต้นของตัววิเคราะห์เวลา |
| คอลเล็คชั่น Timing Analyzer | แสดงรายการคอลเลกชันที่รองรับทั้งหมด (ส่วนหลักของ Timing Analyzer) |
| ตัววิเคราะห์การกําหนดเวลา GUI | สร้างความคุ้นเคยกับ GUI ของ Timing Analyzer และคุณสมบัติต่างๆ |
ตารางที่ 2 มีลิงก์ไปยังการฝึกอบรมและการสาธิตที่มีอยู่บน Timing Analyzer
ตารางที่ 2 การฝึกอบรมและการสาธิตเกี่ยวกับ Timing Analyzer
| คําอธิบายชื่อเรื่อง | |
|---|---|
ตัววิเคราะห์การกําหนดเวลา (อังกฤษ) (หลักสูตรออนไลน์) |
คุณจะได้เรียนรู้แง่มุมสําคัญของ Timing Analyzer GUI ในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 20.3 โดยเน้นที่การประเมินรายงานเวลา นี่คือหลักสูตรออนไลน์ 1.5 ชั่วโมง |
อินเทอร์เฟซแหล่งการซิงโครไนซ์ที่จํากัด (หลักสูตรออนไลน์) |
การฝึกอบรมนี้จะแสดงให้คุณเห็นวิธีจํากัดและวิเคราะห์อินเทอร์เฟซแหล่งข้อมูลอัตราเดียวที่ซิงโครนัสกับ Timing Analyzer ในซอฟต์แวร์ Intel® Quartus® Prime คุณจะได้เรียนรู้คุณประโยชน์ของอินเทอร์เฟซแหล่งการซิงโครไนซ์เมื่อเปรียบเทียบกับอินเทอร์เฟซระบบนาฬิกาทั่วไป คุณจะสามารถเขียนข้อจํากัดการออกแบบ (SDC) Synopsys* เพื่อจํากัดอินพุตและเอาต์พุตแหล่งข้อมูลแบบซิงโครนัสอัตราเดียว นี่คือหลักสูตรออนไลน์ 1 ชั่วโมง |
อินเทอร์เฟซแบบซิงโครนัสแหล่งอัตราข้อมูลคู่ที่จํากัด (หลักสูตรออนไลน์) |
การฝึกอบรมนี้จะให้คําแนะนําเกี่ยวกับอินเทอร์เฟซอัตราข้อมูลสองเท่าและความท้าทายบางอย่างที่เกี่ยวข้องกับการจํากัดอินเทอร์เฟซเหล่านั้น คุณจะเรียนรู้เกี่ยวกับข้อจํากัดสัญญาณนาฬิกา ข้อจํากัดข้อมูล และการยกเว้นการกําหนดเวลาสําหรับทั้งอินเทอร์เฟซ DDR อินพุตและเอาต์พุต และคุณจะได้เรียนรู้วิธีวิเคราะห์เวลาของอินเทอร์เฟซแหล่ง DDR แบบซิงโครนัสด้วยตัววิเคราะห์เวลาของ Timing Analyzer นี่คือหลักสูตรออนไลน์ 30 นาที |
ซอฟต์แวร์ Intel® Quartus® Prime: รากฐาน (หลักสูตรที่นําโดยผู้สอน) |
เรียนรู้ที่จะใช้ซอฟต์แวร์ Intel® Quartus® Prime เพื่อพัฒนา FPGA หรือการออกแบบ CPLD ตั้งแต่การออกแบบเบื้องต้นกระทังการเขียนโปรแกรมอุปกรณ์ คุณจะสร้างโครงการใหม่ ป้อนข้อมูลไฟล์การออกแบบใหม่หรือที่มีอยู่ และคอมไพล์โครงการของคุณ คุณจะได้เรียนรู้วิธีการค้นหาข้อมูลการคอมไพล์ ใช้การตั้งค่าและการมอบหมายเพื่อปรับผลลัพธ์ของการคอมไพล์ และจัดการงานมอบหมายที่เกี่ยวข้องกับ I/O นี่เป็นหลักสูตรที่นําโดยผู้สอน 8 ชั่วโมง |