การออกแบบอ้างอิงคอนโทรลเลอร์ TFT LCD

แนะนําสําหรับ:

  • อุปกรณ์: Cyclone® I/II/II

  • Quartus®: ไม่ทราบ

author-image

By

ภาพรวม

การออกแบบอ้างอิง Digital Blocks TFT LCD Controller ช่วยให้คุณเร่งการออกแบบจอแสดงผล TFT LCD ในระบบของคุณได้รวดเร็วยิ่งขึ้น ศูนย์การออกแบบอ้างอิงบนคอร์ทรัพย์สินทางปัญญา (IP) ของ Digital Blocks DB9000AVLN TFT LCD Controller ซึ่งมีอยู่ในรูปแบบ netlist หรือ VHDL/Verilog HDL Register Transfer Level (RTL)

คอร์ DB9000AVLN มีการเชื่อมต่อระบบที่แมปหน่วยความจําAvalon®เพื่อรบกวนโปรเซสเซอร์แบบฝัง Nios® II และคอนโทรลเลอร์ SDRAM หรือ SRAM (หน่วยความจําอาจทําหน้าที่เป็นบัฟเฟอร์เฟรม) ซอฟต์แวร์ที่มีการออกแบบอ้างอิงนี้ทํางานบนโปรเซสเซอร์Nios IIแบบฝังเพื่อวางภาพลงในหน่วยความจําบัฟเฟอร์เฟรมและเรียกใช้คอร์ DB9000AVLN เพื่อขับเคลื่อนแผง LCD

เมื่อใช้ซอฟต์แวร์การออกแบบIntel® Quartus® คุณจะสามารถสร้างอินสแตนซ์การออกแบบอ้างอิง TFT LCD Controller ในชุดพัฒนาFPGA Cyclone® Cyclone® II หรือ Cyclone® III ดูรายการชุดพัฒนาIntel® FPGAที่รองรับได้ที่ส่วนเทคโนโลยี Intel® ที่สาธิต

คุณสามารถเชื่อมต่อแผง LCD เข้ากับชุดพัฒนาIntel FPGAด้วยการสร้างสายเคเบิลที่เหมาะสม โปรดติดต่อ Digital Blocks เพื่อดูรายละเอียดเพิ่มเติม

รูปภาพที่ 1 แสดงแผนผังบล็อกการออกแบบอ้างอิงคอนโทรลเลอร์ TFT LCD

คุณสมบัติการออกแบบฮาร์ดแวร์

  • ความละเอียดของแผง LCD ตั้งโปรแกรมได้หลากหลาย
    • ความละเอียดตั้งโปรแกรมได้สูงสุด 4096 x 2048
    • ความละเอียดพิกเซลในแนวนอนตั้งแต่ 16 ถึง 4096 พิกเซลโดยเพิ่มขึ้น 16 พิกเซล
  • รองรับอินเทอร์เฟซแผงควบคุม TFT LCD แบบ 1 พอร์ต
    • ดิจิทัล 18 บิต (6 บิต/สี) และดิจิทัล 24 บิต (8 บิต/สี)
  • รองรับอินเตอร์เฟซแผง LVDS TFT LCD แบบ 2 พอร์ต
  • ความลึกของสีบิตต่อพิกเซล (bpp) เฟรมบัฟเฟอร์ที่ตั้งโปรแกรมได้:
    • 1, 2, 4, 8 bpp แมปผ่านพาเลตสีไปยังพิกเซล LCD 18 บิต
    • 16, 18 bpp จะขับเคลื่อนพิกเซล LCD 18 บิตโดยตรง
    • 24 bpp ขับเคลื่อนพิกเซล LCD 24 บิตโดยตรง
  • palpal RAM เพื่อลดความต้องการในการจัดเก็บหน่วยความจําบัฟเฟอร์เฟรมและความกว้างการเชื่อมต่อระหว่างระบบAvalon
    • 256 entry by 16-bit RAM, ปรับใช้เป็น 128 รายการโดย 32 บิต
    • โหลดผ่านอินเทอร์เฟซ Slave Bus แบบคงที่โดยไมโครโปรเซสเซอร์หรืออินเทอร์เฟซบัสหลักแบบไดนามิกด้วยแต่ละเฟรมด้วยคอนโทรลเลอร์ Direct Memory Access (DMA)
  • รองรับรูปแบบเอาต์พุตตั้งโปรแกรมได้
    • RGB 6:6:6 หรือ 5:6:5 บนอินเตอร์เฟซดิจิตอล 18 บิต
    • RGB 8:8:8 บนอินเตอร์เฟซดิจิตอล 24 บิต
  • พารามิเตอร์การกําหนดเวลาแนวตั้งและแนวนอนที่สามารถตั้งโปรแกรมได้
    • Porch ด้านหน้า, จอด้านหลัง, ความกว้างการซิงค์, พิกเซลต่อบรรทัด
    • ขั้วการซิงค์
  • นาฬิกาพิกเซลตั้งโปรแกรมได้
    • ตัวแบ่งนาฬิกาพิกเซลตั้งแต่ 1 ถึง 128 ของนาฬิกาบัส
    • ขั้วนาฬิกาพิกเซล
    • การป้อนข้อมูลสัญญาณนาฬิกาพิกเซลแยกอิสระ
  • ข้อมูลตั้งโปรแกรมได้เปิดใช้งานสัญญาณเวลา
    • ได้มาจากพารามิเตอร์การกําหนดเวลาแนวตั้งและแนวนอน
    • จอแสดงผลเปิดใช้งานขั้ว
  • หน่วยความจําสามประเภท
    • FIFO อินพุต 16 คํา x 32 บิต ถอดรหัสการเชื่อมต่อระหว่างระบบAvalonและอัตรานาฬิกาของแผง LCD ผสานรวมกับคอนโทรลเลอร์ DMA
    • 255-word x 16-บิตสี Palpalpal RAM
    • เอาต์พุต 16 คํา FIFO
    • บัฟเฟอร์ FIFO ที่ปรับพารามิเตอร์ได้ที่ความลึกและความกว้าง
  • รองรับการหาลําดับการเปิด/ปิดเครื่อง
  • 9 แหล่งที่มาของการขัดจังหวะภายในด้วยการควบคุมการมาสก์
  • โหมด Little-endian, big-endian หรือ Windows CE
  • การปฏิบัติตามอินเทอร์เฟซแมปหน่วยความจําAvalon
  • อินเตอร์เฟซ PCI* เสริม
  • แหล่งข้อมูล Verilog HDL หรือ VHDL RTL ที่ซิงโครนัสสมบูรณ์แบบ, ไม่มีสัญญาณนาฬิกาแบบแยก และไม่มี tri-states ภายใน
  • ปรับเปลี่ยนหรือรวมคอร์ DB9000AVLN ตามความต้องการของคุณด้วยบริการวิศวกรรมฮาร์ดแวร์และซอฟต์แวร์ Digital Blocks

ข้อมูลติดต่อ

Digital Blocks, Inc.
ถนน 587 Rock
Glen Rock, NJ 07452 USA
โทรศัพท์: +1 201 251 1281
โทรสาร: +1 201 632 4809
อีเมล: info@digitalblocks.com
WWW: www.digitalblocks.com

ลิงก์ที่เกี่ยวข้อง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้