ตัวอย่างตัววิเคราะห์เวลา: ข้อยกเว้นหลายรอบ

ด้วย set_multicycle_pathคําสั่ง Synopsys® Design Constraint (SDC) คุณสามารถระบุจํานวนรอบนาฬิกาที่อนุญาตในส่วนที่เกี่ยวข้องกับนาฬิกาปลายทางหรือต้นทางเพื่อให้ข้อมูลเผยแพร่ระหว่างการลงทะเบียนต้นทางและปลายทาง ซึ่งจะเป็นประโยชน์ในสถานการณ์ที่แสดงในรูปภาพที่ 1

รูปภาพที่ 1 แสดงวงจรง่ายๆ เมื่อจําเป็นต้องมีมัลติฟังก์ชันเป็น 2 สําหรับการลงทะเบียนปลายทาง reg2 ลงทะเบียน reg2 ควรแลตช์ข้อมูลดังกล่าวทุกรอบนาฬิกาที่สอง

คําสั่ง SDC ด้านล่างจํากัดนาฬิกาในวงจรข้างต้น

#Constrain the base clock

create_clock -period 10.000 [get_ports clk_in]

#Constrain the PLL output clock

create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]

#Constrain the input and output ports

set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]

#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform

set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2

ดาวน์โหลดตัวอย่าง circuit multicycle_exception.qar

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®