set_input_delay -clock clk -min 2 [all_inputs]Synopsys®รูปแบบ Design Constraints (SDC) ให้วิธีที่ง่ายและง่ายในการจํากัดการออกแบบที่ง่ายที่สุดสําหรับการออกแบบที่ซับซ้อนที่สุด ตัวอย่างต่อไปนี้ให้เนื้อหาไฟล์ SDC ที่ง่ายที่สุดที่จํากัดสัญญาณนาฬิกาทั้งหมด (พอร์ตและพิน) พาธ I/O อินพุต และพาธ I/O ที่ส่งออกสําหรับการออกแบบ คุณสามารถใช้ไฟล์ SDC ด้านล่างเป็นเทมเพลตสําหรับการออกแบบใดๆ อย่างไรก็ตาม แต่ละการออกแบบควรมีไฟล์ SDC แบบกําหนดเองที่จํากัดสัญญาณนาฬิกา พอร์ตอินพุต และพอร์ตเอาต์พุตทั้งหมดแยกกัน
ช่องเสียบพอร์ตนาฬิกาแบบจํากัดจํานวนที่มีข้อกําหนด 10-ns create_clock -period 10 [get_ports clk] # ใช้นาฬิกาที่สร้างขึ้นโดยอัตโนมัติบนเอาต์พุตของลูปแบบเฟสล็อก (PLLs) # คําสั่งนี้สามารถทิ้งไว้ได้อย่างปลอดภัยใน SDC แม้ว่าจะไม่มี PLL อยู่ในการออกแบบ derive_pll_clocks # Con ระบุเส้นทาง I/O อินพุตset_input_delay -clock clk -max 3 [all_inputs] set_input_delay -clock clk -min 2 [all_inputs] # ข้อจํากัดของพาธ I/O เอาต์พุตset_output_delay -clock clk -max 3 [all_inputs]