การแชร์ PLL ภายนอก POS-PHY ระดับ 4 (SPI-4.2)

author-image

โดย

ตัวอย่างการออกแบบนี้สาธิตวิธีการใช้งานลูปแบบ phased-lock ภายนอก (PLL) ร่วมกันระหว่างตัวส่งสัญญาณ SPI-4.2 และคอร์ตัวรับสัญญาณ

ในกรณีปกติ การแชร์ PLL ภายในสําหรับตัวส่งสัญญาณและตัวรับสัญญาณ SPI-4.2 จะทําโดยอัตโนมัติโดยเครื่องมือ Quartus® II Synthesis ในระหว่างการคอมไพล์ อย่างไรก็ตาม มีกรณีพิเศษที่การแชร์ PLL ภายในล้มเหลว ตัวอย่างเช่น SPI-4.2 ALTLVDS Megafunction ของอุปกรณ์ Stratix® IV GX ES ไม่รองรับการแชร์ PLL ภายในเนื่องจากปัญหา DPA ไม่ถูกต้อง ในกรณีนี้ การหลีกเลี่ยงการทํางานคือการใช้การแชร์ PLL ภายนอกเพื่อเปิดใช้งานการผสาน PLL

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีแชร์ PLL ภายใน โปรดดู ภาคผนวก B ของ คู่มือผู้ใช้ฟังก์ชัน POS-PHY ระดับ 4 เมกะคอร์ (PDF)

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับปัญหา DPA Misalignment ในอุปกรณ์ Stratix IV GX ES โปรดดูแผ่น Stratix IV GX ES ES ERrata

ตัวอย่างการออกแบบนี้ถูกสร้างขึ้นและตรวจสอบความถูกต้องโดยใช้ Quartus II 9.1

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของ ข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

รูปภาพที่ 1 แสดงแผนผังบล็อกของสถาปัตยกรรมการจําลองการทํางาน

รูปภาพที่ 1 SPI-4.2 External PLL ใช้สถาปัตยกรรมการจําลองการทํางานร่วมกัน

โมดูลอุปกรณ์ภายใต้การทดสอบ (DUT) ประกอบด้วยตัวส่งสัญญาณและคอร์ตัวรับสัญญาณ SPI-4.2, หน่วยmerge_pll, หน่วยต้นทางโฮสต์ 128 บิต และชุดอ่างตัวแทน 128 บิต แหล่งข้อมูลโฮสต์ใช้อินเทอร์เฟซ Atlantic™ เพื่อส่งข้อมูลไปยังคอร์ตัวส่งสัญญาณ SPI-4.2 ในขณะที่ Agent Sink แบบ 128 บิตรับข้อมูลจากคอร์ตัวรับ SPI-4.2 ชุดmerge_pllจะสร้างสัญญาณนาฬิกา สัญญาณนาฬิกาช้า และสัญญาณนาฬิกาที่รวดเร็วสําหรับทั้งตัวส่งสัญญาณ SPI-4.2 และคอร์ตัวรับสัญญาณ หน่วยนี้ยังสร้างสัญญาณrxsys_clkสําหรับคอร์รับสัญญาณ SPI-4.2

โมดูลวัดประสิทธิภาพการทดสอบประกอบด้วยโฮสต์ซอร์ส 128 บิตที่เหมือนกันสําหรับคอร์ตัวส่งสัญญาณ SPI-4.2 และโมดูล Sink Agent รุ่น 64 บิตสําหรับคอร์ตัวรับสัญญาณ SPI-4.2 คอร์ตัวรับสัญญาณ SPI-4.2 ในโมดูลโต๊ะทดสอบใช้ความกว้างพาธข้อมูลแบบ 64 บิต ทั้งตัวส่งสัญญาณ SPI-4.2 และคอร์ตัวรับสัญญาณสําหรับโมดูลวัดประสิทธิภาพการทดสอบไม่ได้ใช้การแชร์ PLL ภายนอก ในการใช้งานฮาร์ดแวร์จริง สามารถเปลี่ยนแทนได้ด้วยอุปกรณ์ SPI-4.2 ของบริษัทอื่นที่ใช้งานฟังก์ชันเดียวกัน

รูปภาพที่ 2 แสดงรายงานการคอมไพล์ของตัวอย่างการออกแบบ จากรายงาน จํานวน PLL ที่ใช้คือ 1 ใน 8

รูปภาพที่ 2 รายงานการคอมไพล์การแชร์ PLL ภายนอก SPI-4.2

รูปภาพที่ 3 แสดงรายงานสรุปนาฬิกา

รูปภาพที่ 3 รายงานสรุปสรุปนาฬิกาที่ใช้ร่วมกัน SPI-4.2 ภายนอก PLL

ลิงก์ที่เกี่ยวข้อง

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับโปรโตคอล SPI-4.2 core และข้อมูลจําเพาะ ไปที่:

สําหรับคําอธิบายโดยละเอียดเกี่ยวกับวิธีดําเนินการแชร์ PLL ภายนอกระหว่างตัวส่งสัญญาณ SPI-4.2 และคอร์ตัวรับสัญญาณ ให้ไปที่ ฐานข้อมูลความรู้ของ Intel:

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้