ตัวอย่างการออกแบบ FPGA-to-HPS Bridges

ตัวอย่างการออกแบบ FPGA-to-HPS Bridges จะใช้งานอินเทอร์เฟซที่แมปหน่วยความจําของระบบฮาร์ดโปรเซสเซอร์ (HPS) ที่สัมผัสกับ Fabric FPGA การออกแบบทําการทดสอบหน่วยความจําโดยการเขียนและอ่านหน่วยความจํา HPS โดยใช้พอร์ตต่างๆ ของ HPS และวัดประสิทธิภาพของการเคลื่อนไหวของข้อมูล

มีการออกแบบสําหรับชุดพัฒนาต่อไปนี้:

• ชุดพัฒนา soC Arria® 10
• ชุดพัฒนา soC Cyclone® V

การออกแบบถูกคอมไพล์โดยใช้เครื่องมือต่อไปนี้:

• ซอฟต์แวร์ Intel® Quartus® Prime v16.0
• Intel® SoC FPGA Embedded Design Suite (EDS) v16.0

การออกแบบนี้ใช้คู่ SGDMAs แบบโมดูลาร์และตัวตรวจสอบรูปแบบไบนารีลําดับแบบ pseudorandom (PRBS) และตัวสร้างเพื่อย้ายข้อมูลระหว่าง fabric FPGA และคอนโทรลเลอร์ HPS SDRAM และทดสอบความสมบูรณ์ของข้อมูล การออกแบบแบบฝึกหัดใช้บริดจ์ FPGA-to-HPS เพื่อเข้าถึง SDRAM แบบแคชและแคชไม่ได้ นอกจากนี้ การออกแบบยังใช้อินเทอร์เฟซ FPGA-to-SDRAM ซึ่งช่วยให้FPGAเข้าถึง HPS SDRAM โดยตรงโดยไม่ต้องส่งข้อมูลผ่านการเชื่อมต่อระหว่าง HPS L3 หรือพอร์ตตัวเร่งความเร็วหน่วยเร่งความเร็วหน่วยความจํา (MPU)

ข้อมูลจําเพาะการออกแบบฮาร์ดแวร์

• Arria® 10 HPS
• DDR4-SDRAM ขนาด 1GB
• ระบบย่อยการเข้าถึงหน่วยความจําโดยตรง (DMA)
  • mSGDMA
  • PRBS Pattern Checker (ทรัพย์สินทางปัญญาแบบกําหนดเอง (IP) ที่มาพร้อมกับการออกแบบนี้)
  • ตัวสร้างรูปแบบ PRBS (IP แบบกําหนดเองที่มาพร้อมกับการออกแบบนี้)

การใช้ตัวอย่างการออกแบบนี้

ดาวน์โหลด ตัวอย่างการออกแบบ Arria®-to-HPS Bridges FPGA Arria® 10 (ไฟล์.zip)

ดาวน์โหลด ตัวอย่างการออกแบบ Arria 10 FPGA-to-HPS Bridges (ไฟล์.txt)

ดาวน์โหลด ตัวอย่างการออกแบบ Cyclone V FPGA-to-HPS Bridges (ไฟล์.zip)

ดาวน์โหลด ตัวอย่างการออกแบบ Cyclone V FPGA-to-HPS Bridges (ไฟล์.txt)
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานการออกแบบที่อ้างอิงฮาร์ดแวร์

ไฟล์ .zip ประกอบด้วยไฟล์ฮาร์ดแวร์และซอฟต์แวร์ที่จําเป็นทั้งหมดเพื่อสร้างตัวอย่างใหม่ รวมถึงไฟล์ readme.txt ไฟล์ readme.txt มีคําแนะนําสําหรับการสร้างการออกแบบใหม่

ลิงก์ที่เกี่ยวข้อง

• คู่มืออ้างอิงทางเทคนิค Arria 10 SoC ›
• คู่มือผู้ใช้ Intel SoC FPGA EDS ›