ตัวแก้ไขปัญหาการกําหนดค่าFPGA

คุณสามารถใช้ตัวแก้ไขปัญหานี้เพื่อช่วยในการกําหนดค่าFPGAของคุณ แม้ว่าตัวแก้ไขปัญหานี้จะไม่ครอบคลุมทุกกรณีที่เป็นไปได้ แต่ก็ไม่สามารถระบุปัญหาส่วนใหญ่ที่พบในระหว่างการกําหนดค่าได้ ตัวแก้ไขปัญหานี้สามารถเสริมด้วย ฐานข้อมูลความรู้ ของ Intel® FPGA เพื่อช่วยระบุและแก้ไขปัญหาการกําหนดค่าของคุณ

การกําหนดค่าของคุณมีปัญหาอะไร

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) มีการเชื่อมต่อตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
สําหรับการเขียนโปรแกรม EPCS โดยตรงผ่านสายการเขียนโปรแกรม AS ให้ตรวจสอบพาวเวอร์ซัพพลายของสายการเขียนโปรแกรมและอินเทอร์เฟซไปยังอุปกรณ์ EPCS โปรแกรมเมอร์ Quartus® II จะไม่สามารถอ่าน/เขียนข้อมูลใดๆ จาก/ไปยังอุปกรณ์ EPCS ได้ หากพาวเวอร์ซัพพลายหรืออินเทอร์เฟซไม่เสถียร

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ความหนาแน่นของ EPCS (เช่น EPCS64 หรือ EPCS128) ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    คําอธิบายเมื่อความล้มเหลวเริ่มเกิดขึ้นและอาการล้มเหลว ตัวอย่างเช่น การเขียนโปรแกรม EPCS เริ่มล้มเหลวในช่วงเริ่มต้น/เมื่อสิ้นสุดรอบการเขียนโปรแกรม

    ภาพหน้าจอของสัญญาณ nCS, DCLK และ ASDO ที่ปลายFPGA

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรงตามข้อมูลจําเพาะของเวลาทั้งหมด

    ใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAหรือตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK และสายข้อมูล/บัส เสียงรบกวนที่สาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา
เปิดใช้งานตัวเลือกINIT_DONEในซอฟต์แวร์ Quartus II และตรวจสอบพิน INIT_DONE เพื่อให้แน่ใจว่าอุปกรณ์ออกจากขั้นตอนการเริ่มต้น หากINIT_DONEยังคงอยู่ในระดับต่ําหลังจากวางจําหน่ายพินCONF_DONEสูง อุปกรณ์จะไม่สามารถออกจากขั้นตอนการเริ่มต้นได้ หากมีการเปิดใช้งานตัวเลือก CLKUSR ตรวจสอบให้แน่ใจว่ามีรอบสัญญาณนาฬิกาเพียงพอผ่านพิน CLKUSR ตามที่ระบุไว้ในคู่มืออุปกรณ์ มิเช่นนั้นอุปกรณ์จะไม่สามารถออกจากขั้นตอนการเริ่มต้นได้ หากINIT_DONEสูงขึ้นหลังจากเปิดตัวพิน CONF_DONE สูง อุปกรณ์จะเข้าสู่โหมดผู้ใช้สําเร็จแล้ว

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา
ตรวจสอบให้แน่ใจว่าพิน nCONFIG และ nSTATUS ได้รับการเผยแพร่สูงแล้วก่อนที่จะดําเนินการคําสั่งของโปรแกรมตรวจจับอัตโนมัติหรือโปรแกรมในโปรแกรมเมอร์ Quartus II หากพิน nCONFIG และ nSTATUS ไม่ได้เปิดตัวสูง อุปกรณ์จะยังคงอยู่ในสถานะรีเซ็ตหรืออุปกรณ์ไม่ได้ถูกเปิดอย่างถูกต้อง อุปกรณ์จึงไม่พร้อมรับคําสั่ง JTAG ใดๆ รวมถึงคําสั่งการตรวจสอบ Silicon ID
ตรวจสอบผู้ติดต่อของสายการเขียนโปรแกรมไปยังอุปกรณ์เป้าหมาย หากการเชื่อมต่อระหว่างสายเคเบิลการเขียนโปรแกรมและอุปกรณ์เป้าหมายไม่เสถียร สัญญาณ/ข้อมูลเสียหายระหว่างอุปกรณ์ทั้งสองจะทําให้FPGAไม่ได้รับคําสั่ง JTAG ที่ถูกต้องจากโฮสต์

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

รูปแบบการกําหนดค่าใดที่คุณกําลังใช้อยู่

ซีเรียลแบบ Passive (PS)

    ตรวจ สอบ

    ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า PS ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    กลยุทธ์การดีบัก

    ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

    ผลกระทบด้านกลยุทธ์ เปิดใช้งานตัวเลือกINIT_DONEในซอฟต์แวร์ Quartus® II และตรวจสอบพินINIT_DONEเพื่อให้แน่ใจว่าอุปกรณ์ออกจากขั้นตอนการเตรียมใช้งาน หากINIT_DONEยังคงต่ําหลังจากพิน CONF_DONE ออกสูง อุปกรณ์จะไม่สามารถออกจากขั้นตอนการเตรียมใช้งาน หากเปิดใช้งานตัวเลือก CLRUSR ตรวจสอบให้แน่ใจว่ามีรอบสัญญาณนาฬิกาเพียงพอผ่านพิน CLKUSR ตามที่ระบุไว้ในคู่มืออุปกรณ์ มิเช่นนั้นอุปกรณ์จะไม่สามารถออกจากขั้นตอนการเริ่มต้นได้ หากINIT_DONEสูงขึ้นหลังจากเปิดตัวพิน CONF_DONE สูง อุปกรณ์จะเข้าสู่โหมดผู้ใช้สําเร็จแล้ว หากCONF_DONEไม่สูง ให้ตรวจสอบที่สัญญาณ DCLK และ DATA สังเกตสัญญาณทั้งสองหลังจากคลิกปุ่มเริ่มต้นบนตัวตั้งโปรแกรมเมอร์ Quartus II หากสัญญาณทั้งสองยังคงอยู่ในระดับต่ํา แสดงว่ายังไม่ได้ออกคําสั่งของโปรแกรมไปยังFPGAอย่างถูกต้อง

    หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณ DATA ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

  • ตรวจ สอบ
  • ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    • พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    nCE, nCONFIG, nSTATUS, CONF_DONE และพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) จะผูกติดกับตัวต้านทานแบบดึง/ดึงลงตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน NCE, nCONFIG, nSTATUS, CONF_DONE และ JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

  • กลยุทธ์การดีบัก
  • ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม
  • Implications กลยุทธ์เปิดใช้งานตัวเลือกINIT_DONEในซอฟต์แวร์ Quartus® II และตรวจสอบบนพิน INIT_DONE เพื่อให้แน่ใจว่าอุปกรณ์ออกจากขั้นตอนการเตรียมใช้งาน หากINIT_DONEยังคงต่ําหลังจากวางจําหน่ายพินCONF_DONEสูง อุปกรณ์จะไม่สามารถออกจากขั้นเริ่มต้นได้ หากเปิดใช้งานตัวเลือก CLRUSR ตรวจสอบให้แน่ใจว่ามีรอบสัญญาณนาฬิกาเพียงพอผ่านพิน CLKUSR ตามที่ระบุไว้ในคู่มืออุปกรณ์ มิเช่นนั้นอุปกรณ์จะไม่สามารถออกจากขั้นตอนการเริ่มต้นได้ หากINIT_DONEสูงขึ้นหลังจากเปิดตัวพิน CONF_DONE สูง อุปกรณ์จะเข้าสู่โหมดผู้ใช้สําเร็จแล้ว หากCONF_DONEไม่สูง ให้ตรวจสอบที่สัญญาณ TDO, TDI และ TCK หากสัญญาณ TDI อยู่ในระดับต่ําในขณะที่สัญญาณ TDO สลับอยู่ระหว่างการกําหนดค่า หมายความว่าข้อมูลการกําหนดค่าไม่ผ่านการลงทะเบียนห่วงโซ่การสแกน JTAG เพื่อกําหนดค่าบิต CRAM อย่างถูกต้อง ซึ่งอาจเนื่องจากคําสั่งของโปรแกรม JTAG ไม่ได้ออกให้กับFPGAอย่างถูกต้อง
  • หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    • เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่ และตรวจสอบอุปกรณ์กําหนดค่าหรือแฟลชโดยใช้ไฟล์ตั้งโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK และสายข้อมูล/บัส

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

    หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    1. เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    2. หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    3. ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ได้รับการตรวจพิสูจน์ที่ปลายFPGA

    4. ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์หรือไม่ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    5. ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Active Parallel (AP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AP ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบว่ามีการใช้/li>อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความสมบูรณ์ของสัญญาณของสัญญาณ DCLK, DATA bus และแฟลชควบคุมสัญญาณ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าได้ตั้งค่าแอดเดรสไบต์ของข้อมูลการกําหนดค่าเป็น 0x020000 ระหว่างการสร้างไฟล์โปรแกรม ที่อยู่เริ่มต้นของการกําหนดค่าเริ่มต้นจะถูก0x010000ในการกําหนดแอดเดรสคําแบบ 16 บิต เทียบเท่ากับแอดเดรส 0x020000ไบต์ 8 บิตในอุปกรณ์หน่วยความจําแฟลชที่รองรับ

การตั้งค่าที่อยู่ที่ไม่ถูกต้องในไฟล์โปรแกรมทําให้FPGAอ่านข้อมูลที่ไม่ถูกต้อง/ไม่ถูกต้องจากแฟลชขนาน

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์แฟลชที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, DCLK และบัสข้อมูลที่ได้รับการดูแลที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ซีเรียลแบบ Active (AS)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AS ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่ และตรวจสอบอุปกรณ์กําหนดค่าโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของ nCS, DCLK และสัญญาณ DATA

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์กําหนดค่าที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณ DATA ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS, CONF_DONE และ JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Passive Serial (PS), Fast Passive Parallel (FPP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า PS/FPP ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK, สายข้อมูล/บัส และสัญญาณควบคุมแฟลช

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์แฟลชที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ซีเรียลแบบ Active (AS)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AS ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่ และตรวจสอบอุปกรณ์กําหนดค่าโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความสมบูรณ์ของสัญญาณของ nCS, DCLK และสัญญาณ DATA ให้แน่ใจว่ามีกิจกรรมบนสัญญาณเหล่านี้ระหว่างFPGAและอุปกรณ์กําหนดค่า

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีโหลดความจุหรืออุปกรณ์ภายนอกที่อาจทําให้เกิดความล่าช้าบนพิน CONF_DONE

ความล่าช้าหรือโหลดพินCONF_DONEอาจทําให้CONF_DONEไม่สามารถเพิ่มระดับสูงภายในหน้าต่างเวลาที่ถูกต้อง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์กําหนดค่าที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณ DATA ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อพิน NCE, nCONFIG, nSTATUS, CONF_DONE และ JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีโหลดความจุหรืออุปกรณ์ภายนอกที่อาจทําให้เกิดความล่าช้าบนพิน CONF_DONE

การหน่วงเวลาหรือโหลดพินCONF_DONEอาจทําให้CONF_DONEไม่สามารถเพิ่มขึ้นสูงภายในหน้าต่างเวลาที่ถูกต้อง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Passive Serial (PS), Fast Passive Parallel (FPP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AP/PS/FPP ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK, สายข้อมูล/บัส และสัญญาณควบคุมแฟลช เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา
ตรวจสอบให้แน่ใจว่าไม่มีโหลดความจุหรืออุปกรณ์ภายนอกที่อาจทําให้เกิดความล่าช้าบนพิน CONF_DONE ความล่าช้าหรือโหลดพินCONF_DONEอาจทําให้CONF_DONEไม่สามารถเพิ่มระดับสูงภายในหน้าต่างเวลาที่ถูกต้อง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์แฟลชที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน nCE, nCONFIG และ nSTATUS ถูกเชื่อมต่อตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบหน้าสัมผัสบัดกรีระหว่างFPGAและพื้นผิวบอร์ด พิน nCONFIG และ nSTATUS จะไม่ถูกรีลีสหากFPGAไม่ได้รับการชาร์จอย่างถูกต้อง หรือFPGAไม่สามารถออกจาก POR ได้สําเร็จ

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของแรงดันไฟฟ้า (เช่น แรงดันไฟฟ้าคอร์ แรงดันไฟฟ้าที่กําหนดค่า) เพิ่มขึ้นจากขั้นตอนการเปิดเครื่อง

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่าการกําหนดค่า AS ตามคู่มืออุปกรณ์

    พิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) มีการเชื่อมต่อตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบให้แน่ใจว่าได้เปิดสายการเขียนโปรแกรมแล้วและเชื่อมต่อกับFPGAอย่างถูกต้อง โปรแกรมเมอร์ Quartus® II จะไม่สามารถอ่าน/เขียนข้อมูลใดๆ จาก/ไปยังอุปกรณ์ EPCS ได้ หากพาวเวอร์ซัพพลายหรืออินเทอร์เฟซไม่เสถียร
ตรวจสอบว่าอุปกรณ์ EPCS สามารถตั้งโปรแกรมผ่านสายการเขียนโปรแกรม AS ได้หรือไม่ นี่คือเพื่อให้แน่ใจว่าฟังก์ชั่นการทํางานของอุปกรณ์ EPCS ข้ามขั้นตอนนี้หากคุณไม่สามารถทดสอบด้วยสายการเขียนโปรแกรม AS ได้เนื่องจากข้อจํากัดในฮาร์ดแวร์ของคุณ
ตรวจสอบให้แน่ใจว่ามีภาพ SFL อยู่ในFPGAก่อนที่จะตั้งโปรแกรมอุปกรณ์ EPCS หากไม่มี SFL Bridge อยู่ในFPGA โปรแกรมเมอร์ Quartus II จะไม่สามารถเข้าถึงอินเทอร์เฟซ ASMI ในFPGAตั้งโปรแกรมอุปกรณ์ EPCS
หลังจากกําหนดค่าภาพ SFL เป็นFPGAโดยไม่รวมพลังงานอุปกรณ์ให้ลองทําการตรวจจับอัตโนมัติในโปรแกรมเมอร์ Quartus II หากตรวจพบเฉพาะFPGA แสดงว่าโปรแกรมเมอร์ Quartus II ไม่สามารถเข้าถึงอินเทอร์เฟซ ASMI ของFPGAผ่าน SFL Bridge หรือโปรแกรมเมอร์ Quartus II ไม่สามารถตรวจจับอินเทอร์เฟซระหว่าง EPCS และFPGAผ่าน ASMI ตรวจสอบพาวเวอร์ซัพพลายและอินเทอร์เฟซของอุปกรณ์ทั้งสองหรือใช้ SFL จากเวอร์ชันซอฟต์แวร์ Quartus II ล่าสุด หากตรวจพบทั้งFPGAและ EPCS นี่อาจเป็นปัญหาความถูกต้องของสัญญาณ ตรวจสอบความถูกต้องของสัญญาณของพิน DATA0, DCLK, nCS และพิน ASDO เสียงรบกวนที่ตําแหน่งสัญญาณเหล่านี้จะขัดจังหวะกระบวนการตั้งโปรแกรม EPCS

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    ความหนาแน่นของ EPCS (เช่น EPCS64 หรือ EPCS128) ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบให้แน่ใจว่าได้เปิดสายการเขียนโปรแกรมแล้วและเชื่อมต่อกับFPGAอย่างถูกต้อง ตัวตั้งโปรแกรม Quartus® II จะไม่สามารถอ่าน/เขียนข้อมูลใดๆ จาก/ไปยังอุปกรณ์แฟลชได้หากพาวเวอร์ซัพพลายหรืออินเทอร์เฟซไม่เสถียร
ตรวจสอบให้แน่ใจว่ามีภาพ PFL อยู่ในMAX II CPLD หรือFPGAก่อนที่จะตั้งโปรแกรมอุปกรณ์แฟลช หากไม่มี PFL bridge อยู่ในMAX II CPLD หรือFPGA ซอฟต์แวร์ Quartus II จะไม่สามารถเข้าถึงอุปกรณ์แฟลชได้
หลังจากกําหนดค่าภาพ PFL เป็นFPGAโดยไม่รวมพลังงานอุปกรณ์ให้ลองทําการตรวจจับอัตโนมัติในโปรแกรมเมอร์ Quartus II หากตรวจพบFPGAเท่านั้น แสดงว่าตัวตั้งโปรแกรม Quartus II ไม่สามารถเข้าถึงอุปกรณ์แฟลชผ่านบริดจ์ PFL ได้ ตรวจสอบพาวเวอร์ซัพพลายและอินเตอร์เฟซระหว่าง MAX II CPLD หรือ FPGA และอุปกรณ์แฟลช หรือใช้ PFL จากเวอร์ชั่นซอฟต์แวร์ Quartus II ล่าสุด หากตรวจพบทั้ง FPGA และ EPCS นี่อาจเป็นปัญหาด้านความสมบูรณ์ของสัญญาณ ตรวจสอบความถูกต้องของสัญญาณของสายข้อมูล/บัส, DCLK, พินสัญญาณควบคุม เสียงรบกวนที่ตําแหน่งสัญญาณเหล่านี้จะขัดจังหวะกระบวนการตั้งโปรแกรมแฟลช

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    อุปกรณ์แฟลช (เช่น Numonyx 512MB, ช่วง 128MB ฯลฯ) ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
Quartus® II bitstream เจนเนอเรชั่นอาจช่วยแก้ปัญหานี้ได้ ดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAหรือตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าพินCONF_DONEไม่ล่าช้า

    ตรวจสอบให้แน่ใจว่าไม่มีภาระงานเพิ่มในการติดตามCONF_DONE

    ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อเพิ่มไบต์แผ่นบิตสตรีมหลังอุปกรณ์

    สําหรับการกําหนดค่า AS ให้ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONEหรือเปลี่ยนจํานวนความยาวของโปรแกรม

 ความล่าช้าของCONF_DONEทําให้อุปกรณ์พลาดCONF_DONEตรวจจับหน้าต่างและข้อผิดพลาดการกําหนดค่าเกิดขึ้นหมายเหตุ: หากปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONE FPGAจะไม่ตรวจสอบว่าCONF_DONEเพิ่มขึ้นอย่างถูกต้องภายในหน้าต่างเวลาที่ถูกต้องหรือไม่

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    แนบไฟล์การเขียนโปรแกรมที่ไม่ได้บีบอัดและบีบอัด

    คําอธิบายเมื่อความล้มเหลวเริ่มเกิดขึ้นและอาการล้มเหลว ตัวอย่างเช่น การกําหนดค่าเริ่มล้มเหลวในช่วงเริ่มต้น/เมื่อสิ้นสุดรอบการเขียนโปรแกรม

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
Quartus® II bitstream เจนเนอเรชั่นอาจช่วยแก้ปัญหานี้ได้ ดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAหรือตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าพินCONF_DONEไม่ล่าช้า

    ตรวจสอบให้แน่ใจว่าไม่มีภาระงานเพิ่มในการติดตามCONF_DONE

    ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อเพิ่มไบต์แผ่นบิตสตรีมหลังอุปกรณ์

    สําหรับการกําหนดค่า AS ให้ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONEหรือเปลี่ยนจํานวนความยาวของโปรแกรม

 ความล่าช้าของCONF_DONEทําให้อุปกรณ์พลาดCONF_DONEตรวจจับหน้าต่างและข้อผิดพลาดการกําหนดค่าเกิดขึ้นหมายเหตุ: หากปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONE FPGAจะไม่ตรวจสอบว่าCONF_DONEเพิ่มขึ้นอย่างถูกต้องภายในหน้าต่างเวลาที่ถูกต้องหรือไม่
ตรวจสอบให้แน่ใจว่าอุปกรณ์ได้รับการเขียนโปรแกรมสําเร็จแล้วก่อนที่คุณจะทําการกําหนดค่าด้วยไฟล์ที่เข้ารหัส หากไม่มีคีย์อยู่ในอุปกรณ์ อุปกรณ์จะไม่สามารถถอดรหัสไฟล์ที่เข้ารหัสได้
ตรวจสอบให้แน่ใจว่าใช้คีย์เดียวกันในการเข้ารหัสไฟล์และตั้งโปรแกรมอุปกรณ์ หากไม่สามารถใช้คีย์ร่วมกันได้ อุปกรณ์จะไม่สามารถถอดรหัสไฟล์ที่เข้ารหัสได้

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    แนบไฟล์การเขียนโปรแกรมที่ไม่ได้บีบอัดและบีบอัด

    คําอธิบายเมื่อความล้มเหลวเริ่มเกิดขึ้นและอาการล้มเหลว ตัวอย่างเช่น การกําหนดค่าเริ่มล้มเหลวในช่วงเริ่มต้น/เมื่อสิ้นสุดรอบการเขียนโปรแกรม

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าอุปกรณ์ไม่ได้ถูกตั้งโปรแกรมด้วยคีย์ถาวรก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบไม่ถาวร เมื่อตั้งโปรแกรมคีย์แบบถาวร (ตั้งโปรแกรมได้ครั้งเดียว) ลงในอุปกรณ์แล้ว คุณจะไม่สามารถตั้งโปรแกรมคีย์แบบถาวรได้
ตรวจสอบให้แน่ใจว่า VCCBAT ทํางานอย่างถูกต้อง VCCBAT เป็นพาวเวอร์ซัพพลายเฉพาะสําหรับอุปกรณ์จัดเก็บข้อมูลที่สําคัญแบบผันผวน การลงทะเบียนแบบผันผวนจะไม่ถูกขับเคลื่อนหากไม่มีแหล่งจ่าย VCCCBAT
ตรวจให้แน่ใจว่ามีการตั้งค่าเดียวกัน (บอร์ดเดียวกัน สายเคเบิลดาวน์โหลด และเวอร์ชันซอฟต์แวร์ Quartus II) สามารถทําการเขียนโปรแกรม JTAG ได้ก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบลบเลือน หากการเขียนโปรแกรม JTAG ล้มเหลว แสดงว่าไม่ใช่ความล้มเหลวในการเขียนโปรแกรมที่สําคัญชั่วคราวที่เฉพาะเจาะจง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าอุปกรณ์ไม่ได้ถูกตั้งโปรแกรมด้วยคีย์ถาวรก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบไม่ถาวร เมื่อตั้งโปรแกรมคีย์แบบถาวร (ตั้งโปรแกรมได้ครั้งเดียว) ลงในอุปกรณ์แล้ว คุณจะไม่สามารถตั้งโปรแกรมคีย์แบบถาวรได้
ตรวจสอบให้แน่ใจว่าคลื่นความถี่การเขียนโปรแกรมแบบไม่ลบเลือน (ความถี่ JTAG TCK) ถูกตั้งค่าตามข้อมูลจําเพาะ ความถี่ JTAG TCK ที่ไม่มีการควบคุมจะขัดจังหวะการเขียนโปรแกรม Poly-fuse
ตรวจสอบให้แน่ใจว่ามีการใช้สายเคเบิลดาวน์โหลดที่เหมาะสม (เช่น เทคโนโลยี Ethernet Blaster หรือ JTAG) สําหรับการเขียนโปรแกรมแบบไม่ลบเลือน สายดาวน์โหลดที่ไม่รองรับจะไม่เปิดใช้งานการเขียนโปรแกรมของคีย์แบบถาวร
ตรวจให้แน่ใจว่ามีการตั้งค่าเดียวกัน (บอร์ดเดียวกัน สายเคเบิลดาวน์โหลด และเวอร์ชันซอฟต์แวร์ Quartus II) สามารถทําการเขียนโปรแกรม JTAG ได้ก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบลบเลือน หากการเขียนโปรแกรม JTAG ล้มเหลว แสดงว่าไม่ใช่ความล้มเหลวในการเขียนโปรแกรมที่สําคัญชั่วคราวที่เฉพาะเจาะจง หมายเหตุ: โปรดกลับไปยังหน้าเริ่มต้นของ Configuration Troubleshooter เพื่อเลือกความล้มเหลวที่เกี่ยวข้องกับ JTAG

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบให้แน่ใจว่าคุณได้เปิดใช้งานบล็อกการอัปเดตระยะไกลในการออกแบบของคุณแล้ว หากไม่ได้เปิดใช้งาน Remote Update Block คุณจะไม่สามารถใช้คุณสมบัติการอัปเดตระยะไกลได้
ตรวจสอบให้แน่ใจว่าตรรกะผู้ใช้ของคุณเป็นไปตามกรอบที่ระบุไว้ในคู่มือผู้ใช้ altremote_updateเมกะฟังก์ชัน (ดูคู่มืออุปกรณ์เกี่ยวกับวิธีการเปิดใช้งานบล็อกการอัปเดตระยะไกลในการออกแบบของคุณ) อินเทอร์เฟซบางตัวอาจทํางานไม่ถูกต้องเมื่อคุณเปลี่ยนไปใช้ภาพแอปพลิเคชันอื่นๆ
ตรวจสอบให้แน่ใจว่าคุณได้กําหนดที่อยู่เริ่มต้นที่เหมาะสมสําหรับหน้าแอปพลิเคชันของคุณแล้ว ดูข้อมูลเพิ่มเติมเกี่ยวกับวิธีกําหนดที่อยู่เริ่มต้นที่เหมาะสมได้ที่ คู่มือและหมายเหตุการใช้งานที่เกี่ยวข้อง อุปกรณ์จะไม่สามารถโหลดภาพที่เหมาะสมได้หากมีการกําหนดที่อยู่เริ่มต้นของแอปพลิเคชันไม่ถูกต้อง
ตรวจสอบให้แน่ใจว่าที่อยู่เริ่มต้นของหน้าแอปพลิเคชันของคุณถูกเขียนไปยังวงจรการอัปเดตระยะไกลอย่างถูกต้อง ใช้ param[2.0] ที่ถูกต้อง, รับรองwrite_paramสําหรับรอบสัญญาณนาฬิกาหนึ่งรอบ และตรวจสอบให้แน่ใจว่าข้อมูลบนบัสอินพุต data_in มีเสถียรภาพก่อนที่จะระบุwrite_param อุปกรณ์จะไม่สามารถโหลดอิมเมจของแอปพลิเคชันที่เหมาะสมได้หากที่อยู่เริ่มต้นของภาพแอปพลิเคชันถูกเขียนไม่ถูกต้อง
ตรวจสอบให้แน่ใจว่าคุณกระตุ้นการป้อนข้อมูลการกําหนดค่าใหม่ของaltremote_updateอย่างน้อยหนึ่งรอบสัญญาณนาฬิกา อ้างอิงคู่มือหรือคู่มือผู้ใช้สําหรับข้อมูลจําเพาะที่เกี่ยวข้อง (หากมี) บนพอร์ตอินพุตการกําหนดค่าใหม่ของaltremote_updateเมกะฟังก์ชัน ซึ่งช่วยให้มั่นใจได้ว่าอุปกรณ์สามารถตรวจจับ nCONFIG Positive Edge เพื่อเริ่มการกําหนดค่าใหม่

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ SignalTap II ที่การดําเนินการเขียนที่อยู่เริ่มต้นของภาพแอปพลิเคชัน

    ความถี่นาฬิกาที่ส่งไปยังaltremote_updateเมกะฟังก์ชัน

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

รูปแบบการกําหนดค่าใดที่คุณกําลังใช้อยู่

ซีเรียลแบบ Passive (PS)

    ตรวจ สอบ

    ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า PS ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    กลยุทธ์การดีบัก

    ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

    ผลกระทบด้านกลยุทธ์ เปิดใช้งานตัวเลือกINIT_DONEในซอฟต์แวร์ Quartus® II และตรวจสอบพินINIT_DONEเพื่อให้แน่ใจว่าอุปกรณ์ออกจากขั้นตอนการเตรียมใช้งาน หากINIT_DONEยังคงต่ําหลังจากพิน CONF_DONE ออกสูง อุปกรณ์จะไม่สามารถออกจากขั้นตอนการเตรียมใช้งาน หากเปิดใช้งานตัวเลือก CLRUSR ตรวจสอบให้แน่ใจว่ามีรอบสัญญาณนาฬิกาเพียงพอผ่านพิน CLKUSR ตามที่ระบุไว้ในคู่มืออุปกรณ์ มิเช่นนั้นอุปกรณ์จะไม่สามารถออกจากขั้นตอนการเริ่มต้นได้ หากINIT_DONEสูงขึ้นหลังจากเปิดตัวพิน CONF_DONE สูง อุปกรณ์จะเข้าสู่โหมดผู้ใช้สําเร็จแล้ว หากCONF_DONEไม่สูง ให้ตรวจสอบที่สัญญาณ DCLK และ DATA สังเกตสัญญาณทั้งสองหลังจากคลิกปุ่มเริ่มต้นบนตัวตั้งโปรแกรมเมอร์ Quartus II หากสัญญาณทั้งสองยังคงอยู่ในระดับต่ํา แสดงว่ายังไม่ได้ออกคําสั่งของโปรแกรมไปยังFPGAอย่างถูกต้อง

    หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณ DATA ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

  • ตรวจ สอบ
  • ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    • พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    nCE, nCONFIG, nSTATUS, CONF_DONE และพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) จะผูกติดกับตัวต้านทานแบบดึง/ดึงลงตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน NCE, nCONFIG, nSTATUS, CONF_DONE และ JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

  • กลยุทธ์การดีบัก
  • ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม
  • Implications กลยุทธ์เปิดใช้งานตัวเลือกINIT_DONEในซอฟต์แวร์ Quartus® II และตรวจสอบบนพิน INIT_DONE เพื่อให้แน่ใจว่าอุปกรณ์ออกจากขั้นตอนการเตรียมใช้งาน หากINIT_DONEยังคงต่ําหลังจากวางจําหน่ายพินCONF_DONEสูง อุปกรณ์จะไม่สามารถออกจากขั้นเริ่มต้นได้ หากเปิดใช้งานตัวเลือก CLRUSR ตรวจสอบให้แน่ใจว่ามีรอบสัญญาณนาฬิกาเพียงพอผ่านพิน CLKUSR ตามที่ระบุไว้ในคู่มืออุปกรณ์ มิเช่นนั้นอุปกรณ์จะไม่สามารถออกจากขั้นตอนการเริ่มต้นได้ หากINIT_DONEสูงขึ้นหลังจากเปิดตัวพิน CONF_DONE สูง อุปกรณ์จะเข้าสู่โหมดผู้ใช้สําเร็จแล้ว หากCONF_DONEไม่สูง ให้ตรวจสอบที่สัญญาณ TDO, TDI และ TCK หากสัญญาณ TDI อยู่ในระดับต่ําในขณะที่สัญญาณ TDO สลับอยู่ระหว่างการกําหนดค่า หมายความว่าข้อมูลการกําหนดค่าไม่ผ่านการลงทะเบียนห่วงโซ่การสแกน JTAG เพื่อกําหนดค่าบิต CRAM อย่างถูกต้อง ซึ่งอาจเนื่องจากคําสั่งของโปรแกรม JTAG ไม่ได้ออกให้กับFPGAอย่างถูกต้อง
  • หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    • เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่ และตรวจสอบอุปกรณ์กําหนดค่าหรือแฟลชโดยใช้ไฟล์ตั้งโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK และสายข้อมูล/บัส

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

    หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    1. เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    2. หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    3. ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ได้รับการตรวจพิสูจน์ที่ปลายFPGA

    4. ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์หรือไม่ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    5. ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Active Parallel (AP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AP ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบว่ามีการใช้/li>อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความสมบูรณ์ของสัญญาณของสัญญาณ DCLK, DATA bus และแฟลชควบคุมสัญญาณ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าได้ตั้งค่าแอดเดรสไบต์ของข้อมูลการกําหนดค่าเป็น 0x020000 ระหว่างการสร้างไฟล์โปรแกรม ที่อยู่เริ่มต้นของการกําหนดค่าเริ่มต้นจะถูก0x010000ในการกําหนดแอดเดรสคําแบบ 16 บิต เทียบเท่ากับแอดเดรส 0x020000ไบต์ 8 บิตในอุปกรณ์หน่วยความจําแฟลชที่รองรับ

การตั้งค่าที่อยู่ที่ไม่ถูกต้องในไฟล์โปรแกรมทําให้FPGAอ่านข้อมูลที่ไม่ถูกต้อง/ไม่ถูกต้องจากแฟลชขนาน

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์แฟลชที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, DCLK และบัสข้อมูลที่ได้รับการดูแลที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ซีเรียลแบบ Active (AS)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AS ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่ และตรวจสอบอุปกรณ์กําหนดค่าโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของ nCS, DCLK และสัญญาณ DATA

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์กําหนดค่าที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณ DATA ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS, CONF_DONE และ JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Passive Serial (PS), Fast Passive Parallel (FPP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า PS/FPP ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK, สายข้อมูล/บัส และสัญญาณควบคุมแฟลช

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีอุปกรณ์ภายนอกใดขับเคลื่อนพิน nSTATUS

การขับขี่พิน nSTATUS ด้วยอุปกรณ์ภายนอกจะขับเคลื่อนพินไปที่ระดับต่ําโดยไม่คาดคิด และจะขัดจังหวะกระบวนการกําหนดค่า

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์แฟลชที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ซีเรียลแบบ Active (AS)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AS ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่ และตรวจสอบอุปกรณ์กําหนดค่าโดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความสมบูรณ์ของสัญญาณของ nCS, DCLK และสัญญาณ DATA ให้แน่ใจว่ามีกิจกรรมบนสัญญาณเหล่านี้ระหว่างFPGAและอุปกรณ์กําหนดค่า

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีโหลดความจุหรืออุปกรณ์ภายนอกที่อาจทําให้เกิดความล่าช้าบนพิน CONF_DONE

ความล่าช้าหรือโหลดพินCONF_DONEอาจทําให้CONF_DONEไม่สามารถเพิ่มระดับสูงภายในหน้าต่างเวลาที่ถูกต้อง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์กําหนดค่าที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณ DATA ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

JTAG

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับ VCC หรือสายดิน อย่าปล่อยให้พิน MSEL ลอยตัว

    มีการเชื่อมต่อพิน NCE, nCONFIG, nSTATUS, CONF_DONE และ JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

กลยุทธ์

ผล กระทบ

ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่

ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง

ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ JTAG เฉพาะ

เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา

ตรวจสอบให้แน่ใจว่าไม่มีโหลดความจุหรืออุปกรณ์ภายนอกที่อาจทําให้เกิดความล่าช้าบนพิน CONF_DONE

การหน่วงเวลาหรือโหลดพินCONF_DONEอาจทําให้CONF_DONEไม่สามารถเพิ่มขึ้นสูงภายในหน้าต่างเวลาที่ถูกต้อง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณใช้อยู่และข้อความแสดงข้อผิดพลาดจะปรากฏในหน้าต่างข้อความเมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของสัญญาณ nCONFIG, nSTATUS, TDO, TDI และ TCK ที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

Passive Serial (PS), Fast Passive Parallel (FPP)

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า AP/PS/FPP ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบให้แน่ใจว่าตรงตามข้อมูลจําเพาะเวลาทั้งหมด

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบความถูกต้องของสัญญาณของสัญญาณ DCLK, สายข้อมูล/บัส และสัญญาณควบคุมแฟลช เสียงรบกวนในสาย/บัสจะขัดจังหวะกระบวนการกําหนดค่าและทําให้เกิดความเสียหายของข้อมูล หากข้อมูลเกิดความเสียหายระหว่างการกําหนดค่า FPGAตรวจพบข้อผิดพลาดในการกําหนดค่าและดึงพิน nSTATUS ต่ํา
ตรวจสอบให้แน่ใจว่าไม่มีโหลดความจุหรืออุปกรณ์ภายนอกที่อาจทําให้เกิดความล่าช้าบนพิน CONF_DONE ความล่าช้าหรือโหลดพินCONF_DONEอาจทําให้CONF_DONEไม่สามารถเพิ่มระดับสูงภายในหน้าต่างเวลาที่ถูกต้อง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    FPGAและหมายเลขชิ้นส่วนอุปกรณ์แฟลชที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน nCE, nCONFIG และ nSTATUS ถูกเชื่อมต่อตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบหน้าสัมผัสบัดกรีระหว่างFPGAและพื้นผิวบอร์ด พิน nCONFIG และ nSTATUS จะไม่ถูกรีลีสหากFPGAไม่ได้รับการชาร์จอย่างถูกต้อง หรือFPGAไม่สามารถออกจาก POR ได้สําเร็จ

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของแรงดันไฟฟ้า (เช่น แรงดันไฟฟ้าคอร์ แรงดันไฟฟ้าที่กําหนดค่า) เพิ่มขึ้นจากขั้นตอนการเปิดเครื่อง

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่าการกําหนดค่า AS ตามคู่มืออุปกรณ์

    พิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) มีการเชื่อมต่อตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบให้แน่ใจว่าได้เปิดสายการเขียนโปรแกรมแล้วและเชื่อมต่อกับFPGAอย่างถูกต้อง โปรแกรมเมอร์ Quartus® II จะไม่สามารถอ่าน/เขียนข้อมูลใดๆ จาก/ไปยังอุปกรณ์ EPCS ได้ หากพาวเวอร์ซัพพลายหรืออินเทอร์เฟซไม่เสถียร
ตรวจสอบว่าอุปกรณ์ EPCS สามารถตั้งโปรแกรมผ่านสายการเขียนโปรแกรม AS ได้หรือไม่ นี่คือเพื่อให้แน่ใจว่าฟังก์ชั่นการทํางานของอุปกรณ์ EPCS ข้ามขั้นตอนนี้หากคุณไม่สามารถทดสอบด้วยสายการเขียนโปรแกรม AS ได้เนื่องจากข้อจํากัดในฮาร์ดแวร์ของคุณ
ตรวจสอบให้แน่ใจว่ามีภาพ SFL อยู่ในFPGAก่อนที่จะตั้งโปรแกรมอุปกรณ์ EPCS หากไม่มี SFL Bridge อยู่ในFPGA โปรแกรมเมอร์ Quartus II จะไม่สามารถเข้าถึงอินเทอร์เฟซ ASMI ในFPGAตั้งโปรแกรมอุปกรณ์ EPCS
หลังจากกําหนดค่าภาพ SFL เป็นFPGAโดยไม่รวมพลังงานอุปกรณ์ให้ลองทําการตรวจจับอัตโนมัติในโปรแกรมเมอร์ Quartus II หากตรวจพบเฉพาะFPGA แสดงว่าโปรแกรมเมอร์ Quartus II ไม่สามารถเข้าถึงอินเทอร์เฟซ ASMI ของFPGAผ่าน SFL Bridge หรือโปรแกรมเมอร์ Quartus II ไม่สามารถตรวจจับอินเทอร์เฟซระหว่าง EPCS และFPGAผ่าน ASMI ตรวจสอบพาวเวอร์ซัพพลายและอินเทอร์เฟซของอุปกรณ์ทั้งสองหรือใช้ SFL จากเวอร์ชันซอฟต์แวร์ Quartus II ล่าสุด หากตรวจพบทั้งFPGAและ EPCS นี่อาจเป็นปัญหาความถูกต้องของสัญญาณ ตรวจสอบความถูกต้องของสัญญาณของพิน DATA0, DCLK, nCS และพิน ASDO เสียงรบกวนที่ตําแหน่งสัญญาณเหล่านี้จะขัดจังหวะกระบวนการตั้งโปรแกรม EPCS

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    ความหนาแน่นของ EPCS (เช่น EPCS64 หรือ EPCS128) ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

    ตรวจสอบว่ามีการใช้อุปกรณ์แฟลชที่รองรับ

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบให้แน่ใจว่าได้เปิดสายการเขียนโปรแกรมแล้วและเชื่อมต่อกับFPGAอย่างถูกต้อง ตัวตั้งโปรแกรม Quartus® II จะไม่สามารถอ่าน/เขียนข้อมูลใดๆ จาก/ไปยังอุปกรณ์แฟลชได้หากพาวเวอร์ซัพพลายหรืออินเทอร์เฟซไม่เสถียร
ตรวจสอบให้แน่ใจว่ามีภาพ PFL อยู่ในMAX II CPLD หรือFPGAก่อนที่จะตั้งโปรแกรมอุปกรณ์แฟลช หากไม่มี PFL bridge อยู่ในMAX II CPLD หรือFPGA ซอฟต์แวร์ Quartus II จะไม่สามารถเข้าถึงอุปกรณ์แฟลชได้
หลังจากกําหนดค่าภาพ PFL เป็นFPGAโดยไม่รวมพลังงานอุปกรณ์ให้ลองทําการตรวจจับอัตโนมัติในโปรแกรมเมอร์ Quartus II หากตรวจพบFPGAเท่านั้น แสดงว่าตัวตั้งโปรแกรม Quartus II ไม่สามารถเข้าถึงอุปกรณ์แฟลชผ่านบริดจ์ PFL ได้ ตรวจสอบพาวเวอร์ซัพพลายและอินเตอร์เฟซระหว่าง MAX II CPLD หรือ FPGA และอุปกรณ์แฟลช หรือใช้ PFL จากเวอร์ชั่นซอฟต์แวร์ Quartus II ล่าสุด หากตรวจพบทั้ง FPGA และ EPCS นี่อาจเป็นปัญหาด้านความสมบูรณ์ของสัญญาณ ตรวจสอบความถูกต้องของสัญญาณของสายข้อมูล/บัส, DCLK, พินสัญญาณควบคุม เสียงรบกวนที่ตําแหน่งสัญญาณเหล่านี้จะขัดจังหวะกระบวนการตั้งโปรแกรมแฟลช

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    อุปกรณ์แฟลช (เช่น Numonyx 512MB, ช่วง 128MB ฯลฯ) ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
Quartus® II bitstream เจนเนอเรชั่นอาจช่วยแก้ปัญหานี้ได้ ดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAหรือตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าพินCONF_DONEไม่ล่าช้า

    ตรวจสอบให้แน่ใจว่าไม่มีภาระงานเพิ่มในการติดตามCONF_DONE

    ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อเพิ่มไบต์แผ่นบิตสตรีมหลังอุปกรณ์

    สําหรับการกําหนดค่า AS ให้ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONEหรือเปลี่ยนจํานวนความยาวของโปรแกรม

 ความล่าช้าของCONF_DONEทําให้อุปกรณ์พลาดCONF_DONEตรวจจับหน้าต่างและข้อผิดพลาดการกําหนดค่าเกิดขึ้นหมายเหตุ: หากปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONE FPGAจะไม่ตรวจสอบว่าCONF_DONEเพิ่มขึ้นอย่างถูกต้องภายในหน้าต่างเวลาที่ถูกต้องหรือไม่

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    แนบไฟล์การเขียนโปรแกรมที่ไม่ได้บีบอัดและบีบอัด

    คําอธิบายเมื่อความล้มเหลวเริ่มเกิดขึ้นและอาการล้มเหลว ตัวอย่างเช่น การกําหนดค่าเริ่มล้มเหลวในช่วงเริ่มต้น/เมื่อสิ้นสุดรอบการเขียนโปรแกรม

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พิน MSEL จะผูกกับการตั้งค่า MSEL ที่ถูกต้องตามคู่มืออุปกรณ์

    มีการเชื่อมต่อพิน nCE, nCONFIG, nSTATUS และ CONF_DONE ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
Quartus® II bitstream เจนเนอเรชั่นอาจช่วยแก้ปัญหานี้ได้ ดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAหรือตั้งโปรแกรมใหม่และตรวจสอบแฟลชโดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าพินCONF_DONEไม่ล่าช้า

    ตรวจสอบให้แน่ใจว่าไม่มีภาระงานเพิ่มในการติดตามCONF_DONE

    ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อเพิ่มไบต์แผ่นบิตสตรีมหลังอุปกรณ์

    สําหรับการกําหนดค่า AS ให้ใช้การตั้งค่าบิตตัวเลือกขั้นสูงเพื่อปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONEหรือเปลี่ยนจํานวนความยาวของโปรแกรม

 ความล่าช้าของCONF_DONEทําให้อุปกรณ์พลาดCONF_DONEตรวจจับหน้าต่างและข้อผิดพลาดการกําหนดค่าเกิดขึ้นหมายเหตุ: หากปิดใช้งานการตรวจสอบข้อผิดพลาดCONF_DONE FPGAจะไม่ตรวจสอบว่าCONF_DONEเพิ่มขึ้นอย่างถูกต้องภายในหน้าต่างเวลาที่ถูกต้องหรือไม่
ตรวจสอบให้แน่ใจว่าอุปกรณ์ได้รับการเขียนโปรแกรมสําเร็จแล้วก่อนที่คุณจะทําการกําหนดค่าด้วยไฟล์ที่เข้ารหัส หากไม่มีคีย์อยู่ในอุปกรณ์ อุปกรณ์จะไม่สามารถถอดรหัสไฟล์ที่เข้ารหัสได้
ตรวจสอบให้แน่ใจว่าใช้คีย์เดียวกันในการเข้ารหัสไฟล์และตั้งโปรแกรมอุปกรณ์ หากไม่สามารถใช้คีย์ร่วมกันได้ อุปกรณ์จะไม่สามารถถอดรหัสไฟล์ที่เข้ารหัสได้

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    แนบไฟล์การเขียนโปรแกรมที่ไม่ได้บีบอัดและบีบอัด

    คําอธิบายเมื่อความล้มเหลวเริ่มเกิดขึ้นและอาการล้มเหลว ตัวอย่างเช่น การกําหนดค่าเริ่มล้มเหลวในช่วงเริ่มต้น/เมื่อสิ้นสุดรอบการเขียนโปรแกรม

    ภาพหน้าจอของ nCONFIG, nSTATUS, DCLK และสัญญาณสายข้อมูล/บัสที่ปลายFPGA

    ระบุว่าคุณกําลังทําการกําหนดค่าอุปกรณ์เดียวหรือหลายอุปกรณ์ สําหรับการกําหนดค่าหลายอุปกรณ์ โปรดระบุอุปกรณ์ที่เชื่อมต่อในห่วงโซ่

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าอุปกรณ์ไม่ได้ถูกตั้งโปรแกรมด้วยคีย์ถาวรก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบไม่ถาวร เมื่อตั้งโปรแกรมคีย์แบบถาวร (ตั้งโปรแกรมได้ครั้งเดียว) ลงในอุปกรณ์แล้ว คุณจะไม่สามารถตั้งโปรแกรมคีย์แบบถาวรได้
ตรวจสอบให้แน่ใจว่า VCCBAT ทํางานอย่างถูกต้อง VCCBAT เป็นพาวเวอร์ซัพพลายเฉพาะสําหรับอุปกรณ์จัดเก็บข้อมูลที่สําคัญแบบผันผวน การลงทะเบียนแบบผันผวนจะไม่ถูกขับเคลื่อนหากไม่มีแหล่งจ่าย VCCCBAT
ตรวจให้แน่ใจว่ามีการตั้งค่าเดียวกัน (บอร์ดเดียวกัน สายเคเบิลดาวน์โหลด และเวอร์ชันซอฟต์แวร์ Quartus II) สามารถทําการเขียนโปรแกรม JTAG ได้ก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบลบเลือน หากการเขียนโปรแกรม JTAG ล้มเหลว แสดงว่าไม่ใช่ความล้มเหลวในการเขียนโปรแกรมที่สําคัญชั่วคราวที่เฉพาะเจาะจง

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    มีการเชื่อมต่อ nCE, nCONFIG, nSTATUS CONF_DONEและพิน JTAG เฉพาะ (TCK, TMS, TDO, TDI) ตามการตั้งค่าที่แนะนําในคู่มืออุปกรณ์ หากจําเป็นต้องมีตัวต้านทานการดึง/ดึงลง ให้แน่ใจว่าค่าตัวต้านทานมีความถูกต้อง

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชันล่าสุด สร้างไฟล์การเขียนโปรแกรมใหม่และกําหนดค่าFPGAใหม่โดยใช้ไฟล์การเขียนโปรแกรมใหม่ ซอฟต์แวร์ Quartus II ล่าสุดอาจมีการแก้ไขข้อบกพร่อง
ตรวจสอบให้แน่ใจว่าอุปกรณ์ไม่ได้ถูกตั้งโปรแกรมด้วยคีย์ถาวรก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบไม่ถาวร เมื่อตั้งโปรแกรมคีย์แบบถาวร (ตั้งโปรแกรมได้ครั้งเดียว) ลงในอุปกรณ์แล้ว คุณจะไม่สามารถตั้งโปรแกรมคีย์แบบถาวรได้
ตรวจสอบให้แน่ใจว่าคลื่นความถี่การเขียนโปรแกรมแบบไม่ลบเลือน (ความถี่ JTAG TCK) ถูกตั้งค่าตามข้อมูลจําเพาะ ความถี่ JTAG TCK ที่ไม่มีการควบคุมจะขัดจังหวะการเขียนโปรแกรม Poly-fuse
ตรวจสอบให้แน่ใจว่ามีการใช้สายเคเบิลดาวน์โหลดที่เหมาะสม (เช่น เทคโนโลยี Ethernet Blaster หรือ JTAG) สําหรับการเขียนโปรแกรมแบบไม่ลบเลือน สายดาวน์โหลดที่ไม่รองรับจะไม่เปิดใช้งานการเขียนโปรแกรมของคีย์แบบถาวร
ตรวจให้แน่ใจว่ามีการตั้งค่าเดียวกัน (บอร์ดเดียวกัน สายเคเบิลดาวน์โหลด และเวอร์ชันซอฟต์แวร์ Quartus II) สามารถทําการเขียนโปรแกรม JTAG ได้ก่อนที่คุณจะทําการเขียนโปรแกรมที่สําคัญแบบลบเลือน หากการเขียนโปรแกรม JTAG ล้มเหลว แสดงว่าไม่ใช่ความล้มเหลวในการเขียนโปรแกรมที่สําคัญชั่วคราวที่เฉพาะเจาะจง หมายเหตุ: โปรดกลับไปยังหน้าเริ่มต้นของ Configuration Troubleshooter เพื่อเลือกความล้มเหลวที่เกี่ยวข้องกับ JTAG

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของข้อความแสดงข้อผิดพลาดที่แสดงในหน้าต่างข้อความ Quartus II

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

ตรวจ สอบ

ก่อนที่คุณจะดําเนินการดีบักปัญหาของคุณต่อ ขอแนะนําให้ใช้รายการตรวจสอบนี้เพื่อตรวจสอบว่าคุณได้ทําตามการตั้งค่าการกําหนดค่าที่แนะนําในการออกแบบของคุณแล้ว

    พาวเวอร์ซัพพลายเพิ่มขึ้นถึงระดับแรงดันไฟฟ้าที่เหมาะสมตามตารางข้อมูลของอุปกรณ์และมีเสถียรภาพตลอดทั้งการใช้งาน

กลยุทธ์การดีบัก

ตารางต่อไปนี้แสดงรายการกลยุทธ์การดีบักที่แนะนําเพื่อจํากัดต้นเหตุของปัญหาของคุณให้แคบลง ขอแนะนําให้คุณตรวจสอบแต่ละกลยุทธ์และดําเนินการตรวจสอบอย่างเหมาะสม

ผลกระทบเชิงกลยุทธ์
ตรวจสอบให้แน่ใจว่าคุณได้เปิดใช้งานบล็อกการอัปเดตระยะไกลในการออกแบบของคุณแล้ว หากไม่ได้เปิดใช้งาน Remote Update Block คุณจะไม่สามารถใช้คุณสมบัติการอัปเดตระยะไกลได้
ตรวจสอบให้แน่ใจว่าตรรกะผู้ใช้ของคุณเป็นไปตามกรอบที่ระบุไว้ในคู่มือผู้ใช้ altremote_updateเมกะฟังก์ชัน (ดูคู่มืออุปกรณ์เกี่ยวกับวิธีการเปิดใช้งานบล็อกการอัปเดตระยะไกลในการออกแบบของคุณ) อินเทอร์เฟซบางตัวอาจทํางานไม่ถูกต้องเมื่อคุณเปลี่ยนไปใช้ภาพแอปพลิเคชันอื่นๆ
ตรวจสอบให้แน่ใจว่าคุณได้กําหนดที่อยู่เริ่มต้นที่เหมาะสมสําหรับหน้าแอปพลิเคชันของคุณแล้ว ดูข้อมูลเพิ่มเติมเกี่ยวกับวิธีกําหนดที่อยู่เริ่มต้นที่เหมาะสมได้ที่ คู่มือและหมายเหตุการใช้งานที่เกี่ยวข้อง อุปกรณ์จะไม่สามารถโหลดภาพที่เหมาะสมได้หากมีการกําหนดที่อยู่เริ่มต้นของแอปพลิเคชันไม่ถูกต้อง
ตรวจสอบให้แน่ใจว่าที่อยู่เริ่มต้นของหน้าแอปพลิเคชันของคุณถูกเขียนไปยังวงจรการอัปเดตระยะไกลอย่างถูกต้อง ใช้ param[2.0] ที่ถูกต้อง, รับรองwrite_paramสําหรับรอบสัญญาณนาฬิกาหนึ่งรอบ และตรวจสอบให้แน่ใจว่าข้อมูลบนบัสอินพุต data_in มีเสถียรภาพก่อนที่จะระบุwrite_param อุปกรณ์จะไม่สามารถโหลดอิมเมจของแอปพลิเคชันที่เหมาะสมได้หากที่อยู่เริ่มต้นของภาพแอปพลิเคชันถูกเขียนไม่ถูกต้อง
ตรวจสอบให้แน่ใจว่าคุณกระตุ้นการป้อนข้อมูลการกําหนดค่าใหม่ของaltremote_updateอย่างน้อยหนึ่งรอบสัญญาณนาฬิกา อ้างอิงคู่มือหรือคู่มือผู้ใช้สําหรับข้อมูลจําเพาะที่เกี่ยวข้อง (หากมี) บนพอร์ตอินพุตการกําหนดค่าใหม่ของaltremote_updateเมกะฟังก์ชัน ซึ่งช่วยให้มั่นใจได้ว่าอุปกรณ์สามารถตรวจจับ nCONFIG Positive Edge เพื่อเริ่มการกําหนดค่าใหม่

หากปัญหาของคุณยังคงอยู่ คุณสามารถติดต่อฝ่ายสนับสนุนทางเทคนิคของเราผ่าน mySupport เพื่อขอความช่วยเหลือเพิ่มเติม หลังจากที่คุณส่งคําขอรับบริการไปยัง mySupport แล้ว โปรดใส่ข้อมูลต่อไปนี้:

    เวอร์ชันของซอฟต์แวร์ Quartus II ที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    หมายเลขชิ้นส่วนFPGAที่คุณกําลังใช้งานอยู่เมื่อพบปัญหานี้

    ภาพหน้าจอของ SignalTap II ที่การดําเนินการเขียนที่อยู่เริ่มต้นของภาพแอปพลิเคชัน

    ความถี่นาฬิกาที่ส่งไปยังaltremote_updateเมกะฟังก์ชัน

    ระบุข้อสังเกตของคุณหลังจากใช้กลยุทธ์การดีบักที่แนะนํา

หากคุณมีคําถาม คุณสามารถหาตัวเลือกการสนับสนุนที่มีอยู่ได้ที่ ฝ่ายสนับสนุนลูกค้า Intel® ลูกค้าของ Intel ที่มีIntel® Premier Supportสามารถค้นหาหัวข้อการฝึกอบรมและความช่วยเหลือได้ที่Intel® Premier Support

นอกจากนี้คุณยังสามารถค้นหา ชุมชน Intel® เพื่อถามและตอบคําถามเกี่ยวกับผลิตภัณฑ์ตระกูลFPGAsและโซลูชันที่ตั้งโปรแกรมได้

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้