คําถามที่พบบ่อยเกี่ยวกับการสอบเทียบ EMIF ปัญหาที่ทราบและรายการตรวจสอบ

ใช่ การปรับเทียบเป็นบอร์ดเฉพาะและจะต้องป้อนการตั้งค่าบอร์ดอย่างถูกต้อง รันการจําลองการติดตามบอร์ดเพื่อระบุการหน่วงเวลาการติดตามบอร์ดและป้อนได้อย่างถูกต้อง

เลือกการตั้งค่าและแฟคเตอร์ Hold Derating ตามที่ระบุไว้บนเอกสารข้อมูลผู้จัดจําหน่ายหน่วยความจํา

ใช่ การปรับเทียบจะล้มเหลวหากคุณเพิ่ม/cmd skew ที่ไม่ถูกต้อง การปรับเทียบจะล้มเหลวในขั้นตอนการอ่านครั้งแรก

พารามิเตอร์เวลาไม่ถูกต้อง เช่น ความหน่วงแฝง CAS, ที่อยู่ และคําสั่งในการเขียนการจัดตําแหน่งข้อมูลอาจทําให้การสอบเทียบล้มเหลว จะล้มเหลวระหว่างขั้นตอนการสอบเทียบความหน่วงในการเขียนสําหรับ UniPHY
พารามิเตอร์หน่วยความจําจะต้องเป็นไปตามความเร็วในการทํางานเฉพาะของการออกแบบ ไม่ใช่ตามความเร็วของหน่วยความจํา

ได้ คุณควรสร้าง IP ใหม่เสมอเมื่อย้ายจากซอฟต์แวร์ Quartus Prime หรือ Quartus II เวอร์ชันหนึ่งไปยังอีกเวอร์ชันหนึ่ง ทั้งนี้เพื่อให้แน่ใจว่าโครงการมี UniPHY และคอนโทรลเลอร์เวอร์ชันที่ถูกต้อง คุณจะมี UniPHY ล่าสุด แต่คุณยังคงมีคอนโทรลเลอร์เก่าถ้า IP ไม่ได้ถูกสร้างใหม่

ไม่ใช่ แต่คุณสามารถเปลี่ยนการตั้งค่าเฟสบน GUI เพื่อทําให้นาฬิกาเอียงสมดุลมากขึ้น

อาจจะเป็นงั้น โปรดตรวจสอบให้แน่ใจว่าคุณเข้าใจอย่างครบถ้วนถึงผลกระทบของข้อจํากัดการเกินที่กําหนดกับฟังก์ชัน EMIF ก่อนนําข้อจํากัดไปใช้ในการออกแบบ

ปล่อยล้างก่อนการตั้งค่า Tri-states จะมีผลกระทบต่อการสอบเทียบล้มเหลวสําหรับอุปกรณ์ที่ไม่ใช่ซีรีส์ V เมื่อต้องการตรวจสอบการเผยแพร่ก่อนการตั้งค่า Tri-state: Assembler>Settings>เริ่มล้างก่อน Tri-states
หากไม่ได้อยู่ในขั้นตอน 'off' โปรดเพิ่มการมอบหมายด้านล่างในไฟล์ QSF:
"set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF" ทั้งการตั้งค่าและค่าเริ่มต้นควรเป็น 'ปิด'

ใช่ คําจํากัดความและการมอบหมายพอร์ตมีความสําคัญใน VHDL เนื่องจากคําจํากัดความผิดจะทําให้ซอฟต์แวร์ Quartus Prime หรือ Quartus II ไม่สามารถเชื่อมต่อพอร์ตได้อย่างถูกต้อง และนี่อาจทําให้การออกแบบไม่สามารถออกจากการสอบเทียบได้

ใช่ เลย์เอาต์ของบอร์ดที่ออกแบบมาไม่ดีจะทําให้การสอบเทียบล้มเหลว ทําตามคําแนะนําการจัดวางบอร์ดเมื่อออกแบบบอร์ด

เสียงรบกวนหรือค่าเบี่ยงเบนจากอินเทอร์เฟซหรือการทํางานอื่นอาจเสียหายสัญญาณอินเทอร์เฟซได้ ดีบักในสภาพที่เงียบหรือปิดการทํางานอื่น ๆ ทั้งหมดบนบอร์ดและรันการออกแบบแบบสแตนด์อโลนที่มีปัญหา

CK ต้องยาวกว่า DQS เนื่องจากสามารถปรับสัญญาณ DQS ได้เท่านั้น (ล่าช้า) ในระหว่างการสอบเทียบ

ไม่ใช่ Intel FPGA ไม่แนะนําให้ยกเลิก mem_reset_n เลย สเปค Micron ไม่ได้พูดถึงดึงขึ้นหรือดึงลงเช่นกัน โปรดยืนยันว่าการสิ้นสุดบอร์ดเป็นไปตามข้อกําหนดของ JEDEC

หากคุณใช้อุปกรณ์หน่วยความจําที่แตกต่างกัน 2 เครื่อง (สลับกันได้) ในบอร์ดเดียวกัน ให้ใช้ค่ากรณีที่แย่ที่สุดจากทั้งอินเทอร์เฟซหน่วยความจําในพารามิเตอร์ GUI สําหรับอุปกรณ์หน่วยความจําและสภาพแวดล้อม PCB

ไม่ใช่ โปรดตรวจสอบให้แน่ใจว่า Vtt ถูกยุติและไม่ได้จับคู่อย่างถูกต้อง

อาจจะเป็นงั้น โปรดตรวจสอบให้แน่ใจว่าคุณมีเวอร์ชันซิลิคอนล่าสุดซึ่งมีการแก้ไข fPLL หรือโปรดตรวจสอบ PLL phasdone และสัญญาณล็อค หากติดระดับต่ํา จะเกี่ยวข้องกับปัญหา PLL ทั่วโลก

อาจจะเป็นงั้น ปัญหานี้อาจทําให้เกิดความล้มเหลวในขั้นตอนใดๆ ของกระบวนการสอบเทียบ ปัญหานี้ได้รับการแก้ไขใน Quartus II เวอร์ชัน 13.1 และ 14.0 ผ่านโปรแกรมแก้ไข

ปัญหานี้ไม่ได้ทําให้เกิดการสอบเทียบใดๆ ล้มเหลวก่อน เพื่อเป็นการยืนยัน คุณต้องกําหนดเส้นทางสัญญาณ dll_delayctrlout ใน Signal Tap และสังเกตเห็นการเปลี่ยนเมื่ออ่านข้อมูลจาก Read FIFO เสียหาย ปัญหานี้ได้รับการแก้ไขใน Quartus® II เวอร์ชัน 13.0SP1 DP5

ปัญหาการอ่าน HMC-IOREG ล้มเหลวไม่ทําให้การสอบเทียบล้มเหลว ปัญหานี้ได้รับการแก้ไขใน Quartus® II เวอร์ชัน 13.0SP1 DP5 (Arria® V และ Cyclone® FPGA) และ 13.1 (Arria V SoC และ Cyclone® V SoC) เป็นต้นไป

ลําดับการสอบเทียบที่เก่ากว่าสําหรับพิน DM ไม่เหมาะสมและอาจทําให้เกิดการสอบเทียบล้มเหลว ตรวจสอบรายงานการสอบเทียบหาหน้าต่างข้อมูลที่ถูกต้องสําหรับพิน DM หากหน้าต่างข้อมูลที่ถูกต้องเป็นศูนย์ ก็จะเกี่ยวข้องกับปัญหานี้ อัปเดตเป็นซอฟต์แวร์ Quartus Prime หรือ Quartus II v13.0 หรือสูงกว่าเพื่อแก้ไขปัญหานี้

อาจจะเป็นงั้น ลูกค้าที่ใช้ Quartus II เวอร์ชัน 13.1.1 และ 13.1.2 จะพบกับการสอบเทียบ SDRAM ที่ล้มเหลวใน Stage1, Sub-stage 1 ปัญหานี้ได้รับการแก้ไขใน Quartus II เวอร์ชัน 13.1.3

อาจจะเป็นงั้น ปัญหานี้อาจทําให้เกิดความล้มเหลวในกระบวนการสอบเทียบเมื่อลูกค้าใช้ Quartus II เวอร์ชัน 13.0 หรือ 13.0SP1 ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus Prime หรือ Quartus II เวอร์ชัน 13.1 และสูงกว่า

• โปรแกรมและ Intel® Premier Support Intel® FPGA
• ชุมชน Intel® - FPGAs และโซลูชันที่ตั้งโปรแกรมได้

คําแนะนําสําหรับวิธีการลงทะเบียนสําหรับ Intel® Premier Support (IPS) สําหรับโปรแกรม Intel® FPGA

• Intel® Premier Support (IPS) สําหรับโปรแกรม Intel® FPGA

• ข้อมูลการออกแบบพื้นฐาน/โครงการที่มีโครงการที่เก็บถาวรแนบอยู่
• ระบุเงื่อนไขที่ล้มเหลว
• เตรียม SignalTap*2 ที่มีสัญญาณที่ต้องการ
• กระตุ้นการสอบเทียบสัญญาณล้มเหลวสําหรับการออกแบบที่ไม่สามารถสอบเทียบได้
• กระตุ้นสัญญาณสถานะล้มเหลวสําหรับการออกแบบที่ล้มเหลวในการทดสอบการอ่าน/เขียน
• ใช้ชุดเครื่องมือดีบักเพื่อตรวจสอบมาร์จิ้น/หน้าต่าง สร้างรายงานดีบักบนชุดเครื่องมือดีบัก
• ระบุการเปลี่ยนแปลงใดๆ ที่กระทํากับข้อจํากัด UniPHY เริ่มต้นในคําขอบริการ
• ลองทําซ้ําปัญหาโดยใช้ Intel FPGA การออกแบบ Exmpale