คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition 24.2 และรุ่นก่อนหน้า คุณอาจสังเกตเห็นการออกแบบ F-tile Serial Lite IV Intel FPGA IP พร้อมการมอดูเลต PAM4 ล้มเหลวในการรับ rx_link_up อ้างอิงในการจําลอง นี่เป็นเพราะ rx_cdr_lock ไม่ได้ถูกละเลยเกิดขึ้น rx_pcs_ready ไม่ถูกแสดงตัว ความล้มเหลวนี้เกิดจากการ misinterpreting AIB master และ slave โดยแนะนําข้อผิดพลาด deskew ในข้อมูลซีเรียลในคอนโทรลเลอร์รีเซ็ตแบบซอฟต์
ความละเอียด
ไม่มีวิธีการแก้ไขปัญหา
- ปัญหานี้เฉพาะในการจําลองและไม่ส่งผลกระทบต่อผลลัพธ์การทดสอบฮาร์ดแวร์
- ปัญหานี้อาจหายไปเมื่อคุณรันการจําลองอีกครั้ง ทั้งนี้เนื่องจากตัวจําลองอาจรองรับการสร้างข้อมูลเริ่มต้นแบบสุ่ม และข้อมูลเริ่มต้นบางตัวจะไม่ประสบกับความล้มเหลวนี้
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus Prime Pro Edition ในอนาคต