คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.2 การจําลอง GTS Ethernet FPGA Hard IP สําหรับ Agilex™ 5 FPGA E-ซีรีส์ Device (Group A) เมื่อใช้ PLL ระบบในโหมดกําหนดเองล้มเหลวภายใต้เงื่อนไขด้านล่าง
- การใช้ PLL ระบบในโหมดกําหนดเอง
- ความถี่นาฬิกาอ้างอิงของ GTS Ethernet FPGA Hard IP คือ 322.265625 MHz
- ความถี่สัญญาณนาฬิกาเอาต์พุตของ GTS Ethernet FPGA Hard IP ถูกกําหนดค่าที่ 937.5 MHz
ความละเอียด
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.3