คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.2 การจําลอง GTS Ethernet FPGA Hard IP สําหรับ Agilex™ 5 E-ซีรีส์ Device (กลุ่ม A) เมื่อใช้ PLL ระบบในโหมดกําหนดเองล้มเหลวภายใต้เงื่อนไขด้านล่าง
- การใช้ PLL ระบบในโหมดกําหนดเอง
- ความถี่นาฬิกาอ้างอิงของ GTS Ethernet FPGA Hard IP คือ 322.265625 MHz
- ความถี่สัญญาณนาฬิกาเอาต์พุตของ GTS Ethernet FPGA Hard IP ถูกกําหนดค่าที่ 937.5 MHz
ความละเอียด
ขณะนี้ยังไม่มีวิธีการแก้ไขปัญหา
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต