การคํานวณที่ทําภายในรหัสเฟิร์มแวร์ที่เชื่อถือได้ของ Arm จะอิงตามค่าคงที่ที่คาดการณ์ไว้ที่ 400 MHz สําหรับ cs_at_clk อย่างไรก็ตาม นักออกแบบสามารถกําหนดค่าโดเมน cs_at_clk ให้รับต้นทางจากความถี่นาฬิกาอื่นที่ไม่ใช่ 400 MHz หากดําเนินการดังกล่าวแล้ว คุณอาจเห็นความล่าช้าที่ไม่คาดคิดใน Linux ปัญหานี้ส่งผลกระทบต่อการออกแบบที่ cs_at_clk ได้รับการกําหนดค่าให้เป็นอย่างอื่นนอกเหนือจาก 400 Mhz
ตระกูลอุปกรณ์ต่อไปนี้ได้รับผลกระทบ :
- Stratix® 10 SoC FPGAs
- FPGAs SoC Agilex™ 7
- FPGAs SoC Agilex™ 5
- อุปกรณ์ eASIC™ N5X
หากต้องการขจัดความล่าช้าที่ไม่คาดคิดใน Linux ให้เปลี่ยนพารามิเตอร์ต่อไปนี้ในไฟล์ socfpga_plat_def.h ให้ตรงกับความถี่ของ cs_at_clk ที่ตั้งค่าใน HPS IP (ดู "ความถี่สัญญาณนาฬิกา CoreSight" ภายใต้นาฬิกา HPS และรีเซ็ต ->นาฬิกาภายในและนาฬิกาเอาต์พุต)
#define PLAT_SYS_COUNTER_FREQ_IN_TICKS (400000000)
Stratix® 10 SoC FPGA : https://github.com/altera-opensource/arm-trusted-firmware/blob/socfpga_v2.10.0/plat/intel/soc/stratix10/include/socfpga_plat_def.h#L99C9-L99C40
FPGA SoC Agilex™ 7 : https://github.com/altera-opensource/arm-trusted-firmware/blob/socfpga_v2.10.0/plat/intel/soc/agilex/include/socfpga_plat_def.h#L100
Agilex™ 5 FPGA SoC : https://github.com/altera-opensource/arm-trusted-firmware/blob/socfpga_v2.10.0/plat/intel/soc/agilex5/include/socfpga_plat_def.h#L30
อุปกรณ์ eASIC™ N5X: https://github.com/altera-opensource/arm-trusted-firmware/blob/socfpga_v2.10.0/plat/intel/soc/n5x/include/socfpga_plat_def.h#L99
ปัญหานี้มีกําหนดว่าจะได้รับการแก้ไขในการเปิดตัวเฟิร์มแวร์ที่เชื่อถือได้ของ Arm ในอนาคต