ข้อผิดพลาด(13224): ข้อผิดพลาด Verilog HDL หรือ VHDL ที่ altera_merlin_burst_adapter_13_1.sv(971): ดัชนี 11 อยู่นอกช่วง [10:0] สําหรับ 'd0_int_nxt_addr'

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.2 และรุ่นก่อนหน้า คุณจะเห็นข้อผิดพลาดที่แสดงด้านบนเมื่อความกว้างที่อยู่ถูกตั้งค่าให้น้อยกว่าข้อกําหนดความกว้างที่อยู่ขั้นต่ําที่ถูกต้องใน AXI Bridge FPGA IP ข้อผิดพลาดจะเห็นได้ในช่วงขั้นตอนการวิเคราะห์และการสังเคราะห์ Quartus® Prime Pro

หากต้องการหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.2 และรุ่นก่อนหน้า ให้ทําตามขั้นตอนด้านล่าง:

1. ดับเบิลคลิก AXI Bridge FPGA IP ใน Platform Designer
2. เพิ่มความกว้างของที่อยู่ในพารามิเตอร์บริดจ์สําหรับ AXI Bridge FPGA IP
3. คลิกปุ่ม สร้าง HDL
4. บันทึกการเปลี่ยนแปลงก่อนรีเฟรช
5. รันขั้นตอนการวิเคราะห์และการสังเคราะห์ในซอฟต์แวร์ Quartus® Prime Pro Edition อีกครั้ง

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต