ทําไมพอร์ตอินพุตของโมดูล RTL ผูกกับลอจิก 0 เมื่อเชื่อมต่อกับนาฬิกาอ้างอิง F-Tile และ PLL ระบบ FPGA พอร์ต out_refclk_fgt IP และ out_systempll_clk เมื่อดู RTL Analyzer ในโหมดกวาด

ก่อน Quartus® Prime 23.3 (เช่น 23.2 และรุ่นเก่ากว่า) RTL Viewer ให้วิธีการดูการแสดงกราฟิกระดับการถ่ายโอนการลงทะเบียน (RTL) ของการเชื่อมต่อระหว่างโมดูล เริ่มต้นจากรุ่น 23.3 Intel® ได้เปิดตัว Design Netlist Infrastructure (DNI) เป็นการเปลี่ยนแปลงครั้งสําคัญในซอฟต์แวร์ Quartus Prime ขั้นตอนการวิเคราะห์และการดําเนินการนี้เป็นส่วนหนึ่งของการเปลี่ยนแปลงนี้ประกอบด้วยจุดตรวจสอบต่างๆ เช่น ทําอย่างละเอียด ตราสาร มีข้อจํากัด และกวาดล้าง

ปัญหานี้จะปรากฏเมื่อเปิด RTL Analyzer ในจุดตรวจสอบการกวาด พอร์ตจะเชื่อมต่อเมื่อเปิด RTL Analyzer ในโหมดอื่นๆ (Elaborated, Instrumented หรือ Constrained)

out_systempll_clk ไม่ถูกเชื่อมต่อบนพอร์ตเอาต์พุตของนาฬิกา F-Tile Reference and System PLL FPGA IP เนื่องจาก PLL ระบบอยู่ภายในไทล์ ดังนั้นพอร์ตต้นทางและ sink จึงอยู่ในไทล์และมองไม่เห็นสําหรับผู้ใช้ ดังนั้น การเชื่อมต่อใดๆ ที่ทํากับพอร์ตนี้จึงจะผูกกับลอจิก 0

สําหรับพอร์ต out_refclk_fgt การเชื่อมต่อสําหรับสิ่งนี้จะถูกจัดการผ่านขั้นตอน Support Logic Generation ซึ่งเครือข่ายจะถูกสร้างเพื่อดําเนินการเชื่อมต่อกับไทล์ตามนั้น ในทํานองเดียวกันการเชื่อมต่อใด ๆ ก็ตามที่ทํากับพอร์ตนี้จะถูกผูกมัดกับลอจิก 0 เนื่องจากการเชื่อมต่อสําหรับพอร์ต out_refclk_fgt นั้นถูกสร้างไปยังไทล์แล้ว

ตัวอย่างเช่น ในตัวอย่างการออกแบบ F-Tile JESD204C FPGA IP พอร์ตเอาต์พุต ext_net_in_refclk_fgt_<port_num>_load_out ของอินสแตนซ์ systemclk_f เชื่อมต่อกับพอร์ตอินพุต ext_net_in_refclk_fgt_6_load_in ในอินสแตนซ์ jesd204c_f_ed_rx_tx_auto_tiles เมื่อดูในโหมด RTL Analyzer ในโหมดกวาด

หนังสืออ้างอิง:

2.1.1.4. F-Tile Reference and System PLL Clocks IP

https://www.intel.com/content/www/us/en/docs/programmable/683372/22-2-6-0-0/f-tile-reference-and-system-pll-clocks-ip-35070.html

4.2.1. นาฬิกาอ้างอิงและ PLL ระบบสําหรับการออกแบบ IP ของคุณ

https://www.intel.com/content/www/us/en/docs/programmable/714307/22-2-3-0-0/reference-and-system-pll-clock-for-your.html

คู่มือผู้ใช้ Quartus® Prime Pro Edition: การคอมไพล์การออกแบบ
1.3. ออกแบบโครงสร้างพื้นฐาน Netlist

https://www.intel.com/content/www/us/en/docs/programmable/683236/24-1/design-netlist-infrastructure.html

หมายเหตุ: ตามค่าเริ่มต้น จุดตรวจสอบที่ผ่านการวัดและจํากัดจะถูกปิดใช้งาน แต่สามารถเปิดใช้งานได้โดยการเปิดใช้งานโหมดดีบักการวิเคราะห์ RTL

เมื่อต้องการดูการเชื่อมต่อ คุณสามารถใช้จุดตรวจสอบแบบ Elaborated, Instrumented หรือ Constrained เมื่อเปิด RTL Analyzer มุมมองที่ละเอียดและจํากัดคือการดูการเชื่อมต่อที่ทําขึ้นในไฟล์ RTL มุมมองการกวาดแสดงเฉพาะการเชื่อมต่อที่เกี่ยวข้องกับการออกแบบเท่านั้น การเชื่อมต่อที่ไม่ได้ใช้หรือติดอยู่ที่ค่าคงที่จะถูกลบออกในมุมมองกวาด ข้อมูลเพิ่มเติมเกี่ยวกับจุดตรวจสอบแต่ละจุดสามารถพบได้ใน คู่มือผู้ใช้ Quartus® Prime Pro Edition: การคอมไพล์การออกแบบ

หลังจาก netlist การออกแบบได้รับการประมวลผลผ่าน Support Logic Generation การเชื่อมต่อเหล่านี้จะถูกนําไปใช้อย่างเต็มรูปแบบภายใน tile และ/หรือใช้พอร์ต tile ดังนั้น คุณจึงไม่จําเป็นต้องกังวลกับการเชื่อมต่อที่หายไปสําหรับพอร์ตในโมดูลที่เชื่อมต่อกับ F-Tile Reference and System PLL Clocks FPGA IP