คำอธิบาย
ในซอฟต์แวร์ Quartus® Prime Pro Edition ถ้าคุณสลับสัญญาณพอร์ตชั้นบนไปยังพอร์ตของอินสแตนซ์ FPGA IP ดังนี้:
ด้านบนโมดูล (
Input Clk,
การรีเซ็ตอินพุต
...
);
nco inst ( .clk (clk), .reset_n (~reset) ... );
...
Endmodule
คุณอาจเห็นว่าสัญญาณบนพอร์ต IP ที่บันทึกโดย Signal Tap ยังคงเป็นสัญญาณเดียวกันกับสัญญาณพอร์ตชั้นบน ไม่มีสัญญาณเกิดขึ้น
เอาต์พุตของอินสแตนซ์จะทํางานตามที่คาดหวังหลังจากการรีเซ็ตชั้นบนถูกดีแอสเซท
ความละเอียด
ทั้งนี้เนื่องจากขั้นตอนการสังเคราะห์ได้ผสานการผกผันภายใน FPGA IP ด้วยส่วนผกผันนอก FPGA IP และทั้งคู่ได้รับการปรับให้เหมาะสม