คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 การจําลองตัวอย่างการออกแบบ F-Tile DisplayPort FPGA IP จะทํางานนานกว่า 24 ชั่วโมงก่อนที่จะล้มเหลวพร้อมข้อความ "การจําลองค้าง"
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ปรับเปลี่ยน การจําลอง/rtl/tx_phy/dp_gxb_tx/agi_dp_tx_reconfig.sv ตามที่แสดงด้านล่างในรูปแบบตัวหนา
FSM_SRC_OUT_RESET9:
เริ่ม
dp_sip_tx_NIOS_pause_request <= {MAX_LANE_COUNT{1'b0}};
if (!dp_sip_tx_NIOS_pause_grant_sync)
fsm_state <= FSM_END;
ปลาย
FSM_END:
เริ่ม
ถ้า (!(|dp_sip_tx_reset_control_ack_sync))
เริ่ม
dp_sip_tx_reset_control_select <= {MAX_LANE_COUNT{1'b0}};
fsm_state <= FSM_IDLE;
ปลาย
ปลาย
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชันในอนาคต