ทําไมตัวอย่างการออกแบบ IP Arria® 10, Cyclone® 10 และ Stratix®10 HDMI FPGA IP ไม่ทํางาน เมื่อเปลี่ยนความละเอียดจากโหมด FRL เป็น TMDS

เนื่องจากปัญหาในตัวอย่างการออกแบบ IP Arria® 10 Cyclone® 10 และ Stratix®10 HDMI FPGA IP เมื่อใช้งานซอฟต์แวร์ Quartus® Prime Pro Edition v24.1 และรุ่นก่อนหน้า คุณจะสังเกตเห็น rx_is_lockedtodata สลับไป มาเมื่อเปลี่ยนเป็นโหมด FRL เป็น TMDS เมื่อใช้ HDMI FPGA IP Design Example

หากต้องการแก้ไขปัญหานี้ ให้ปรับเปลี่ยน mr_rx_rcfg_ctrl.v ตามที่แสดงด้านล่างในรูปแบบตัวหนา

timeout_cntr_reset <= (current_state == IDLE) ||
((current_state == RECONFIG_PLL_TMDS) &rxpll_tmds_rcfg_done) ||
((current_state == WAIT_PLL_TMDS_LOCKED) &rxpll_tmds_locked & rxphy_analogreset_ack) ||
((current_state == RECONFIG_RXPHY) &rxphy_rcfg_done) ||
((current_state == WAIT_RXPHY_READY) &rxphy_ready) ||
((current_state == WAIT_RXCORE_LOCKED) & (rxcore_locked)) ||
((current_state == RXCORE_IS_LOCKED) & (rxcore_locked);

ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชันในอนาคต