ฉันจะเชื่อมต่อพอร์ต F-Tile Reference and System PLL Clock IP out_coreclk_#i เข้ากับอินพุตสัญญาณนาฬิกาอ้างอิง IOPLL FPGA IP ในอุปกรณ์ FPGA Agilex 7™ ได้อย่างไร

ไม่มีการเชื่อมต่อเฉพาะจากพอร์ต F-Tile Reference and System PLL Clock IP out_coreclk_#i ไปยังอินพุตสัญญาณนาฬิกาอ้างอิง IOPLL FPGA IP ในอุปกรณ์ Agilex™ 7

คุณอาจเห็นข้อความแสดงข้อผิดพลาดเช่นนี้หากคุณเชื่อมต่อพอร์ต F-Tile Reference และ System PLL Clock IP out_coreclk_#i โดยตรงเข้ากับอินพุตสัญญาณนาฬิกาอ้างอิง IOPLL FPGA IP

ข้อผิดพลาด (14566): Fitter ไม่สามารถวางส่วนประกอบต่อพ่วง 1 อันเนื่องจากความขัดแย้งกับข้อจํากัดที่มีอยู่ (1 HSSI_PLDADAPT_RX รายการ) แก้ไขข้อผิดพลาดที่อธิบายไว้ในโฟลเดอร์ย่อย แล้วจึงเปิด Fitter อีกครั้ง ฐานข้อมูลความรู้ Intel FPGA อาจมีบทความเกี่ยวกับวิธีแก้ไขความล้มเหลวในการจัดวางอุปกรณ์ต่อพ่วงนี้ ข้อผิดพลาด(175020): Fitter ไม่สามารถวาง HSSI_PLDADAPT_RX ลอจิกในภูมิภาค (11, 65) ถึง (11, 67) เนื่องจากไม่มีตําแหน่งที่ถูกต้องในภูมิภาคสําหรับลอจิกของประเภทนี้

ข้อมูล(14596): ข้อมูลเกี่ยวกับส่วนประกอบที่ล้มเหลว:

ข้อมูล(175028): ชื่อ HSSI_PLDADAPT_RX: FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21

...

ในการเชื่อมต่อพอร์ต F-Tile Reference and System PLL Clock IP out_coreclk_#i เข้ากับอินพุตสัญญาณนาฬิกาอ้างอิง IOPLL FPGA IP คุณสามารถทําดังต่อไปนี้

1. แบ่ง F-Tile Reference and System PLL Clock IP out_coreclk_#i signal by two in rtl
2. เชื่อมต่อสัญญาณ rtl divided out_coreclk_#i กับบัฟเฟอร์ Clock Control FPGA IP
3. เชื่อมต่อเอาต์พุตของบัฟเฟอร์ IP FPGA Clock Control เข้ากับอินพุตสัญญาณนาฬิกาอ้างอิง IP IOPLL FPGA

ตัวอย่างต่อไปนี้เชื่อมต่อ out_coreclk_2 F-Tile Reference and System PLL Clock IP ไปยังนาฬิกาอ้างอิง IOPLL FPGA IP

ref_sys_pll_clk_i0 : ref_sys_pll_clk ส่วนประกอบ

แผนผังพอร์ต (

out_systempll_synthlock_0 => out_systempll_synthlock_0

out_systempll_clk_0 => out_systempll_clk_0

out_refclk_fgt_2 => out_refclk_fgt_2,

in_refclk_fgt_2 => in_refclk_fgt_2

out_coreclk_2 => out_coreclk_2);

กระบวนการ (out_coreclk_2)

เริ่ม ต้น

หาก rising_edge(out_coreclk_2) แล้ว

out_coreclk_2_2<= ไม่ใช่ out_coreclk_2_2

สิ้นสุดถ้า ;

สิ้นสุดกระบวนการ;

clkctrl_i0 : clkctrl ส่วนประกอบ

แผนผังพอร์ต (

inclk => out_coreclk_2_2,

clock_div1x => clkctrl_outclk);

iopll_i0 : ส่วนประกอบ iopll

แผนผังพอร์ต (

refclk => clkctrl_outclk,

ล็อค =>เปิดอยู่

rst => ninit_done(0),

outclk_0 => iopll_outclk_0);