ทําไมพฤติกรรมที่ไม่คาดคิดเกิดขึ้นในแบบจําลองการออกแบบตัวอย่าง Agilex™ 5 GTS PMA/FEC Direct PHY FPGA IP เมื่อเทียบกับสิ่งที่อธิบายไว้ในส่วนการจําลองของคู่มือผู้ใช้ PHY ตัวรับส่งสัญญาณ GTS

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 เมื่อความถี่ Soft Reset Controller (SRC) ถูกตั้งค่าเป็น 10 GHz ในการจําลอง ความล่าช้าและพฤติกรรมที่ไม่คาดคิดบางอย่างอาจพบได้ใน tx_pll_locked rx_is_lockedtoref rx_is_lockedtodata tx_reset_ack rx_reset_ack tx_ready rx_ready สัญญาณของ GTS PMA/FEC Direct PHY FPGA IP การกู้คืนอัตโนมัติของล็อค CDR ที่สูญหายจะได้รับผลกระทบด้วย

แก้ไขสคริปต์จําลองโดยเพิ่ม "+define+SIM_125MHz" ดังแสดงด้านล่างในรูปแบบตัวหนา:

i. VCS - การแก้ไข run_vcs.sh:

#VCS

USER_DEFINED_ELAB_OPTIONS="-full64 +v2k -hsopt=gates +systemverilogt+.sv -sverilog -lca +lint=TFIPC-L +lint=PCWM -wreal res_def -xlrm coerce_nettype -timescale=1ps/1fs +vcs+vcdpluson +vpddrivers +define+TIMESCALE_EN +define+RTLSIM +define+SSM_SEQUENCE +define+QUARTUS +define+PFEDV_ONLY_MODEL_MACRO_DIS +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED +error+1000 +define+__SRC_TEST__ -debug_access+r+driver+f -debug_region+encrypt +rad -l vcs.log "

#Verdi

USER_DEFINED_ELAB_OPTIONS="-full64 +v2k -hsopt=gates +systemverilogt+.sv -sverilog -kdb -lca +lint=TFIPC-L +lint=PCWM -wreal res_def -xlrm coerce_nettype -timescale=1ps/1fs +vcs+vcdpluson +vcdpluson +vcdplusonpddrivers +define+TIMESCALE_EN +define+RTLSIM +define+SSM_SEQUENCE +define+QUARTUS +define+PFEDV_ONLY_MODEL_MACRO_DIS +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED +error+1000 +define+__SRC_TEST__ -debug_access+all -debug_access+r+driver+f -debug_region+encrypt +rad -l vcs.log "

ii. VCSMX - run_vcsmx.sh ปรับเปลี่ยน:

#VCS

USER_DEFINED_ELAB_OPTIONS="+vcs+vcdpluson -debug_access -debug_region+encrypt "

#Verdi

USER_DEFINED_ELAB_OPTIONS="+vcs+vcdpluson -debug_access+all -debug_access -debug_region+encrypt"

USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+TOP_LEVEL_ENTITY_INSTANCE_PATH=top_tst.top -timescale=1ps/1fs +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED"

iii. Xcelium - run_xcelium.sh ปรับเปลี่ยน:

USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+TOP_LEVEL_ENTITY_INSTANCE_PATH=top_tst.top +define+IP7581SERDES_UXS2T1R1PGD_PIPE_SPEC_FORCE +define+IP7581SERDES_UXS2T1R1PGD_PIPE_SIMULATION +define+IP7581SERDES_UXS2T1R1PGD_PIPE_FAST_SIM +define+IP7581SERDES_UX_SIMSPEED +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED"

iv. Questasim - ปรับเปลี่ยน run_vsim.tcl:

ตั้งค่า TOP_LEVEL_NAME "top_tst"

ตั้งค่า USER_DEFINED_COMPILE_OPTIONS "+define+QUARTUS\ +define+PFEDV_ONLY_MODEL_MACRO_DIS\ +define+TIMESCALE_EN\ +define+RTLSIM\ +define+SSM_SEQUENCE\ +define+SIM_125MHz\ +define+IP7521SERDES_UX_SIMSPEED\ +define+__SRC_TEST__\ +incdir+./libraries"

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันอนาคตของซอฟต์แวร์ Quartus® Prime Pro