ID บทความ: 000098905 ประเภทข้อมูล: ข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 12/06/2025

ทําไมข้อผิดพลาด fitter เกิดขึ้นเมื่อใช้ PLL ระบบสองตัวในแบงก์ตัวรับส่งสัญญาณเดียวกันใน FPGA Agilex™ 5

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 คุณอาจเห็นข้อผิดพลาด fitter ด้านล่างเมื่อมีการปรับใช้ IP โปรโตคอลที่แตกต่างกันหลายรายการและ PLL ระบบสองตัวในแบงค์ตัวรับส่งสัญญาณ GTS เดียว

คําเตือนสําคัญ: ไม่พบนาฬิกา XCVR สําหรับ my_directphy_inst_1|my_directphy|g1.n.sys[0].n_channel_superset_ip_inst|n_channel_superset_top_wrapper|hal_top_wrapper_inst|hal_top_ip|one_lane_inst_0|one_lane_hal_top_p0|pldif_hal_top_inst|pldif_hal_top|pldif_hal_coreip_inst|gen_sm_ch4_pldif_inst.ch4_pldif_inst|x_std_sm_hssi_pld_chnl_dp_0|o_hio_user_tx_clk1_clk

ข้อผิดพลาด (332000): ข้อผิดพลาด: อาร์กิวเมนต์ <node_object> เป็นตัวกรองวัตถุที่ตรงกับวัตถุใดๆ โดยระบุวัตถุที่ตรงกับวัตถุเพียงวัตถุเดียว

ความละเอียด

ไม่มีการแก้ไขปัญหาสําหรับกรณีที่ใช้ทั้งโปรโตคอล PCIe และที่ไม่ใช่ PCIe ในแบงค์ตัวรับส่งสัญญาณเดียวกัน และแต่ละตัวต้องการ PLL ระบบ

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.2

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้