ทําไมฉันถึงพบ 175001 ข้อผิดพลาด fitter ด้วย Agilex™ 5 GTS PMA/FEC Direct PHY FPGA IP, GTS Ethernet FPGA Hard IP หรือการออกแบบใดๆ ที่ใช้การออกแบบตัวรับส่งสัญญาณ GTS ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1

ข้อผิดพลาดนี้ระบุว่า fitter ไม่สามารถวาง 1 SM_HSSI_PLD_CHNL_DP หรือ 1 IPFLUXTOP_UXTOP_WRAP และเกิดขึ้นเนื่องจากความแออัดของทรัพยากรนาฬิกาที่ใช้ร่วมกันระหว่างนาฬิกา HSSI กับคอร์ของธนาคารตัวรับส่งสัญญาณ GTS มุมและพินบางพินจากธนาคาร HVIO ที่อยู่ติดกัน

ในสถาปัตยกรรม Agilex™ 5 แต่ละช่องสัญญาณในแบงค์ตัวรับส่งสัญญาณ GTS มีตัวมัลติเพล็กซ์ 4 ตัวซึ่งสามารถส่งผ่าน tx_clkout tx_clkout2 rx_clkout และเอาต์พุตสัญญาณนาฬิกา rx_clkout2 ไปยังแฟบริกคอร์ หากเปิดใช้งานเอาต์พุตสัญญาณนาฬิกาทั้ง 4 อันนี้ ตัวมัลติเพล็กซ์ทั้งหมด 4 ตัวจะถูกใช้ ดังนั้นจึงไม่มี Multiplexer ที่พร้อมใช้งาน

ตัวมัลติเพล็กซ์เหล่านี้ยังมีการใช้ร่วมกับพินบางตัวจากแบงค์ HVIO ที่อยู่ติดกัน ได้แก่ พิน PLL Refclk 1 และ PLL Refclk 2 พิน SourceSync Clk1 และ SourceSync Clk2 และเอาต์พุต IOPLL ของธนาคาร HVIO

ปัญหาเกิดขึ้นเมื่อเปิดใช้งานเอาต์พุตสัญญาณนาฬิกาตัวรับส่งสัญญาณทั้ง 4 เอาต์พุตและจะใช้พิน HVIO ที่ระบุไว้ข้างต้น 1 ตัวขึ้นไปด้วย ซึ่งจะหมายความว่ามีการเปิดใช้งานเส้นนาฬิกา 5 เส้นขึ้นไปและมีเพียง 4 muxes เท่านั้น จึงทําให้เกิดปัญหาความคับคั่งนี้

ปัญหานี้มีผลต่อแบงค์ตัวรับส่งสัญญาณ GTS ที่อยู่ติดกับธนาคาร HVIO โดยตรง

นี่เป็นข้อจํากัดของอุปกรณ์ ดังนั้นจึงไม่มีการแก้ไข

วิธีเดียวที่จะแก้ไขปัญหานี้ได้คือการจํากัดการใช้งาน mux ที่ 4 ไม่ว่าจะลดสัญญาณนาฬิกาตัวรับส่งสัญญาณไปที่เอาต์พุตคอร์ หรือใช้พิน HVIO อื่นหรือแบงค์ HVIO อื่น