ปัญหาสำคัญ
คำอธิบาย
ใน Agilex™ 7 FPGAs และเอกสารข้อมูลอุปกรณ์ SoC ตาราง 30 แสดงข้อมูลจําเพาะ I/O PLL สําหรับเวลาที่ใช้ในการล็อคจากการกําหนดค่าอุปกรณ์ปลายทางหรือการยกเลิกการรีเซ็ต tLOCK ให้อยู่ที่ 1ms ควรวัดระยะเวลาตั้งแต่การยืนยันของพิน init_done หรือการดีแอสเซชั่นของสัญญาณที่ถูกตั้งค่าจนถึงการยืนยันของสัญญาณล็อคของ I/O PLL เดียว โปรดทราบว่าข้อมูลจําเพาะนี้มีไว้สําหรับ PLL แบบสแตนด์อโลน และไม่ใช่บัญชีสําหรับความซับซ้อนของการออกแบบ
ความละเอียด
ไม่จําเป็นต้องใช้วิธีแก้ไขปัญหา เนื่องจากเป็นการช่วยทําให้เอกสารข้อมูลชัดเจนยิ่งขึ้น