ID บทความ: 000098763 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 20/05/2024

ทําไมตัวอย่างการออกแบบอีเทอร์เน็ต 10G MAC Stratix® 10 FPGA IP 10GBASE-R Ethernet ความหน่วงแฝงต่ําจึงล้มเหลวเมื่อทําการจําลองโดยใช้เครื่องมือ Cadence* Xcelium*

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 และรุ่นก่อนหน้า ตัวอย่างการออกแบบอีเธอร์เน็ต 10GBASE-R สําหรับ MAC Ethernet 10G ความหน่วงแฝงต่ํา Stratix® 10 FPGA IP จะล้มเหลวเมื่อจําลองโดยใช้เครื่องมือ Cadence* Xcelium*

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่เวอร์ชัน 23.4 ของซอฟต์แวร์ Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้