ID บทความ: 000098734 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/04/2024

ทําไมรูปแบบ F-Tile PMA/FEC Direct PHY FPGA IP ไม่รองรับการสร้างลอจิก Quartus® พร้อมเปิดใช้งานการถ่ายโอนความกว้างคู่ของ TX และเปิดใช้งานพารามิเตอร์การถ่ายโอนความกว้างคู่ของ RX ที่เลือกและตัวเลือกโหมด FIFO ของอินเทอร์เฟซคอร์ RX ถูกตั้งค่าเป็น...

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 F-Tile PMA/FEC Direct PHY FPGA IP จะล้มเหลวผ่าน Quartus® Support Logic Generation เมื่อ เปิดใช้งานการถ่ายโอนความกว้างคู่ของ TX และ เปิดใช้งานพารามิเตอร์การถ่ายโอนความกว้างสองเท่าของ RX และ ตัวเลือกโหมด FIFO ของอินเทอร์เฟซคอร์ RX ถูกตั้งค่าเป็น Elastic?

    ความละเอียด

    ไม่มีการแก้ไขปัญหาสําหรับปัญหานี้

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้