คำอธิบาย
ข้อความแสดงข้อผิดพลาดนี้อาจพบได้ในระหว่างขั้นตอนการวิเคราะห์และการสังเคราะห์เมื่อย้ายการออกแบบที่มี Serial Flash Loader FPGA IP จากซอฟต์แวร์ Quartus™ Prime Standard Edition เวอร์ชัน 20.1 และรุ่นก่อนหน้าไปเป็นเวอร์ชันที่ใหม่กว่าของซอฟต์แวร์ Quartus™ Prime Standard Edition ทั้งนี้เนื่องจากการเปลี่ยนแปลงรหัสในไฟล์การออกแบบ Verilog HDL ที่สร้างขึ้น (alt_sfl_enhanced.v) ของ Serial Flash Loader FPGA IP จําเป็นต้องมีโมดูล altclkctrl เพื่อสร้างอินสแตนซ์ในการออกแบบ
ความละเอียด
เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ใช้ขั้นตอนใดขั้นตอนหนึ่งต่อไปนี้:
- อัปเกรด Serial Flash Loader FPGA IP โดยใช้คุณสมบัติ "อัปเกรดส่วนประกอบ IP"
หรือ
- สร้างอินสแตนซ์และเพิ่ม IP FPGA ALTCLKCTRL ในการออกแบบ