เนื่องจากข้อมูลจําเพาะปัจจุบัน IP DCFIFO อาจส่งออกสัญญาณควบคุมที่ไม่คาดคิดในระหว่างการรีเซ็ตโดยใช้สัญญาณ aclr ตัวอย่างเช่น เมื่อสัญญาณ rdempty แสดงถึงสัญญาณที่ว่างเปล่าสูงก่อนที่จะรีเซ็ต IP DCFIFO rdempty อาจส่งออกต่ําอย่างต่อเนื่องชั่วขณะในระหว่างการรีเซ็ต แล้วกลับสู่ระดับสูง
บันทึกที่ 22 และ 24 กล่าวใน 1.7 คู่มือผู้ใช้ FIFO Synchronous Clear และ Asynchronous Clear ของ FIFO IP แม้ว่าสัญญาณ aclr จะถูกซิงโครไนซ์กับนาฬิกาเขียนหรือสัญญาณนาฬิกาอ่าน การเสนอสัญญาณ aclr ยังคงมีผลต่อสถานะสถานะทั้งหมดแบบอะซิงโครนัส ธงสถานะหมายถึงว่างเปล่า กลอง เทพไท เต็มที่ มึนงง มึนงง ใช้ wrusedw และ rdusedw เนื่องจากสัญญาณเหล่านั้นส่งออกจากลอจิกแบบผสม การรีเซ็ต IP อาจทําให้เกิดความบกพร่องบนสัญญาณเหล่านั้น ลอจิกผู้ใช้ของคุณที่เชื่อมต่อกับ DCFIFO อาจได้รับสถานะที่ไม่คาดคิดระหว่างการรีเซ็ต
ออกแบบลอจิกผู้ใช้ของคุณเชื่อมต่อกับ DCFIFO IP โดยพิจารณากรณีที่เอาต์พุต DCFIFO ส่งออกสัญญาณสถานะที่ไม่คาดคิดแบบอะซิงโครนัสในระหว่างการรีเซ็ต
ตัวอย่างเช่น คุณสามารถเพิ่มรีจิสเตอร์ไปยังสัญญาณสถานะ และรีเซ็ตรีจิสเตอร์ในระหว่างการรีเซ็ตเพื่อหลีกเลี่ยงการรับสถานะที่ไม่คาดคิด