ID บทความ: 000098721 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 15/11/2024

ทําไมฉันถึงได้รับความล้มเหลวในการปิดเวลาเมื่อคอมไพล์การออกแบบตัวอย่าง LPDDR5 EMIF สําหรับ Agilex™ 7 M ซีรีส์ หรือ FPGAs Agilex™ 5

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® Stratix® 20 อินเทอร์เฟซหน่วยความจำภายนอก
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 เมื่อคอมไพล์การออกแบบตัวอย่าง LPDDR5 EMIF สําหรับ Agilex™ 7 M ซีรีส์ หรือ FPGAs Agilex™ 5 คุณจะได้พบกับการละเมิดผู้ช่วยออกแบบดังต่อไปนี้:

CDC-50012 - หลายโดเมนนาฬิกาที่ขับเคลื่อนห่วงโซ่ซิงโครนัส

TMC-20027 - ตัวกรองคอลเลกชันที่ตรงกับหลายประเภท

การละเมิดเหล่านี้ส่งผลให้เกิดความล้มเหลวของการปิดเวลาในตัววิเคราะห์การกําหนดเวลา

ความละเอียด

ความล้มเหลวในการปิดเวลาซึ่งเป็นผลมาจากการละเมิดผู้ช่วยออกแบบเหล่านี้สามารถละเว้นได้ และจะได้รับการอัปเดตใน Quartus® รุ่นใหม่กว่า

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้