คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition v23.4 นาฬิกาที่สร้างขึ้นอย่างผิดกฎหมายถูกรายงานในรายงานเวลาเมื่อใช้ F-Tile PMA และ FEC Direct PHY FPGA IP บนอุปกรณ์ Agilex™ 7 ในซอฟต์แวร์ Quartus® Prime Pro Edition v23.4 ภาพหน้าจอต่อไปนี้เป็นตัวอย่างที่แสดงนาฬิกาที่สร้างขึ้นอย่างผิดกฎหมายในรายงานการกําหนดเวลา
ปัญหานี้เกิดจาก F-Tile PMA และ FEC Direct PHY FPGA IP ทําให้เกิดข้อจํากัดด้านเวลาสําหรับพอร์ต tx_clkout2 และ rx_clkout2 ที่ยังไม่ได้เปิดใช้งานใน IP
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ เปิดใช้งานพอร์ต tx_clkout2 และ rx_clkout2 ใน F-Tile PMA และ FEC Direct PHY FPGA IP แม้ว่าจะไม่ได้ใช้ หรือไม่ก็ละเว้นนาฬิกาที่สร้างขึ้นอย่างผิดกฎหมายในรายงานการกําหนดเวลา
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition v24.1