สําหรับลิงก์ PCIe ในแบงค์ตัวรับส่งสัญญาณ มี 2 พินในแบงค์ HVIO ที่มีฟังก์ชันเสริมเป็นพินที่ต่อกันสําหรับลิงก์ PCIe
คุณสามารถเชื่อมต่อ PERST# กับหนึ่งในพินรีเซ็ต สําหรับพินรีเซ็ตที่ไม่ได้ใช้เป็น PERST# สามารถใช้เป็นสัญญาณ HVIO ทั่วไปได้
ตัวอย่างเช่น หากกําหนด PIN_PERST_N_CVP_L1A_0 พินใน Bank 5A เป็น PERST# สําหรับลิงก์ PCIe ใน Bank L1A สามารถกําหนด PIN_PERST_N_CVP_L1A_1 พินใน Bank 5B เป็นสัญญาณ HVIO ทั่วไปได้
เนื่องจากปัญหาในอุปกรณ์ ES การกําหนดพินรีเซ็ตทั้งสองเนื่องจาก PERST# ไม่สามารถรีเซ็ตลิงก์ PCIe ได้
เพื่อหลีกเลี่ยงปัญหานี้ เชื่อมต่อ PERST# เข้ากับพอร์ต i_gpio_perst0_n ของ GTS AXI Streaming FPGA IP สําหรับ PCI Express ให้ผูกพอร์ต p0_pin_perst_n_i เข้ากับลอจิกสูง กําหนดพอร์ต i_gpio_perst0_n ไปยังตําแหน่งพินรีเซ็ตหนึ่งในแบงค์ HVIO ที่เกี่ยวข้อง พินรีเซ็ตอื่นๆ ที่ไม่ใช้เป็น PERST# สามารถเชื่อมต่อเป็นสัญญาณ HVIO ทั่วไปได้ i_gpio_perst0_n จะรีลีสตัวรับส่งสัญญาณ PCIe HIP และ GTS จากรีเซ็ตหลังจาก FPGA เข้าสู่โหมดผู้ใช้เท่านั้น ดังนั้นจึงไม่รองรับ CvP และอาจเข้าสู่สถานะ Gen 1/2 L0 ภายใน 100ms หลังจากการปิดใช้งาน PERST# ในระหว่างการรีเซ็ตเป็นเย็น
ในการเปิดตัวซอฟต์แวร์ Quartus Prime Pro Edtion ในอนาคต คุณสามารถเชื่อมต่อ PERST# กับพอร์ต p0_pin_perst_n_i (กําหนดให้กับตําแหน่งพินรีเซ็ตในแบงค์ HVIO) อย่างไรก็ตาม พินรีเซ็ตอีกตัวใน HVIO ไม่สามารถเชื่อมต่อบน PCB ได้ ข้อจํากัดเหล่านี้จะได้รับการแก้ไขในอุปกรณ์การผลิต