คำอธิบาย
ในการออกแบบ FPGA Agilex™ 5 ซึ่งเปิดใช้งาน HPS EMIF และ IP โดยใช้ตัวรับส่งสัญญาณ GTS ตัวรับส่งสัญญาณ TX PLL หรือ CDR ของตัวรับส่งสัญญาณ GTS จะไม่สามารถล็อคสัญญาณนาฬิกาอ้างอิงได้ นี่เป็นเพราะปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4.1 และ 24.1 ซึ่งตั้งค่า mux นาฬิกาอ้างอิงไม่ถูกต้อง ในการออกแบบที่มี IP โดยใช้ตัวรับส่งสัญญาณ GTS เฉพาะเมื่อไม่มีการเปิดใช้งาน HPS EMIF ตัวรับส่งสัญญาณ GTS TX PLL หรือ CDR สามารถล็อคนาฬิกาอ้างอิงได้
ความละเอียด
มีโปรแกรมแก้ไขสําหรับแก้ไขปัญหานี้สําหรับซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 ดาวน์โหลดและติดตั้งโปรแกรมแก้ไข 0.08 จากลิงก์ที่เหมาะสมด้านล่าง
- ดาวน์โหลดโปรแกรมแก้ไข 0.08 สําหรับ Windows (quartus-24.1-0.08-windows.exe)
- ดาวน์โหลดแพทช์ 0.08 สําหรับ Linux (quartus-24.1-0.08-linux.run)
- ดาวน์โหลด Readme สําหรับโปรแกรมแก้ไข 0.08 (quartus-24.1-0.08-readme.txt)
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.3