ID บทความ: 000098667 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/04/2024

ทําไมการใช้แบงก์ IO ในซอฟต์แวร์ Quartus® Prime Pro Edition จึงแสดงให้เห็นว่า VREF จําเป็นสําหรับแบงค์ที่มีอินพุต Differential SSTL/HSTL เมื่อใช้อุปกรณ์ Stratix® 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 และรุ่นก่อนหน้าเมื่อใช้อุปกรณ์ Stratix® 10 การใช้งานแบงค์ IO จึงแสดง VREF สําหรับแบงค์ที่มีอินพุต SSTL/HSTL แบบดิฟเฟอเรนเชียล แต่ไม่มีอินพุต SSTL/HSTL แบบปลายด้านเดียว

    ความละเอียด

    อินพุต SSTL/HSTL แบบดิฟเฟอเรนเชียลไม่จําเป็นต้องใช้ VREF ภายนอก ดังนั้นคุณจึงสามารถละเว้นสิ่งนี้สําหรับแบงค์ที่มีอินพุต SSTL/HSTL แบบดิฟเฟอเรนเชียล และไม่มีอินพุต SSTL/HSTL แบบปลายเดี่ยว

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันอนาคตของซอฟต์แวร์ Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้