ทําไมฉันถึงเห็นผลลัพธ์ของการรับส่งข้อมูลที่ไม่คาดคิดเมื่อเรียกใช้งานตัวอย่างการออกแบบ IP FPGA F-Tile Triple-Speed Ethernet

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 ตัวอย่างการออกแบบ F-Tile Ethernet FPGA IP อีเธอร์เน็ตความเร็วสามเท่าสําหรับตัวอย่างการออกแบบ MAC อีเธอร์เน็ต 10/100/1000 พร้อม 1000BASE-X/SGMII 2XTBI PCS ที่มีตัวแปรตัวรับส่งสัญญาณ F-Tile FGT จะต้องตั้งค่า ff_tx_clk และ ff_rx_clk เป็น 100 MHz สําหรับ FIFO 32 บิต ยังคง, การอัพเดตนี้ยังไม่แสดงขึ้นในสคริปต์ TCL ที่ใช้สําหรับการคํานวณปริมาณงาน ดังนั้น ความคลาดเคลื่อนในการคํานวณทรูพุตที่ไม่คาดคิดอาจเกิดขึ้นเมื่อรันตัวอย่างการออกแบบ IP FPGA อีเธอร์เน็ตความเร็วสามเท่า F-Tile สําหรับตัวอย่างการออกแบบ MAC อีเธอร์เน็ต 10/100/1000 ด้วยตัวแปรตัวรับส่งสัญญาณ 1000BASE-X/SGMII 2XTBI PCS ที่มี F-Tile FGT Transceiver Variant

เมื่อต้องการหลีกเลี่ยงปัญหานี้ในเวอร์ชัน 24.1 ของซอฟต์แวร์ Quartus® Prime Pro Edition ให้ทําตามขั้นตอนต่อไปนี้:

1. ไปที่ไดเรกทอรี <ไดเรกทอรีตัวอย่างโครงการ>/hardware_test_design/hwtest/agx/2xtbi_pma/traffic_controller/mon
2. เปิด แฟ้ม mon_inc.tcl ในตัวแก้ไขข้อความที่เหมาะสม
3. เปลี่ยน บรรทัดต่อไปนี้[Line 90] ในไฟล์ tcl

จาก:

ตั้งค่า THRUPUT [รูปแบบ %2.2f [expr {1.25*$SUMBYTES/$SUMCYCLES}]]

ถึง:

ตั้งค่า THRUPUT [รูปแบบ %2.2f [expr {1.00*$SUMBYTES/$SUMCYCLES}]]

4. บันทึก ไฟล์

5. เรียกใช้ตัวอย่างการออกแบบในฮาร์ดแวร์โดยใช้ไฟล์สคริปต์ที่แก้ไขในคอนโซลระบบ

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต