ข้อผิดพลาด fitter ที่แสดงด้านล่างจะเห็นเมื่อใช้ซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1 เมื่อวางพินนาฬิกาอ้างอิงหรือพิน RZQ ในธนาคารย่อยที่แตกต่างจาก Agilex™ 5 MIPI D-PHY FPGA IP
ข้อผิดพลาด (14566): Fitter ไม่สามารถวางส่วนประกอบต่อพ่วง 1 ได้ เนื่องจากความขัดแย้งกับข้อจํากัดที่มีอยู่ (1 IOPLL) แก้ไขข้อผิดพลาดที่อธิบายไว้ในโฟลเดอร์ย่อย แล้วจึงเปิด Fitter อีกครั้ง ฐานข้อมูลความรู้ FPGA ยังอาจมีบทความเกี่ยวกับวิธีแก้ไขความล้มเหลวในการจัดวางอุปกรณ์ต่อพ่วงนี้ ตรวจทานข้อผิดพลาดแล้วไปที่ฐานข้อมูลความรู้ที่ https://www.intel.com/content/www/th/th/support/programmable/kdb-filter.html และค้นหาหมายเลขข้อความแสดงข้อผิดพลาดที่ระบุนี้
ข้อผิดพลาด (175001): Fitter ไม่สามารถวาง 1 IOPLL ได้ ซึ่งอยู่ภายใน dphy_dut_dphy ส่วนประกอบทั่วไป
เพื่อแก้ไขปัญหานี้ โปรดตั้งค่าประเภทอินพุตสัญญาณนาฬิกาอ้างอิงเป็นไม่สมดุลในไฟล์การตั้งค่า Quartus® (.qsf) ของคุณ
แสดงด้านล่างเป็นตัวอย่างของการกําหนดที่จําเป็นสําหรับตัวอย่างการออกแบบที่สร้างขึ้นโดย Agilex™ 5 MIPI D-PHY FPGA IP
set_instance_assignment-ชื่อ PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *dphy_core_inst|clk_rst|pll_gen[*].iopll_wrap_inst|iopll_inst -เอนทิตี ed_synth