คำอธิบาย
เนื่องจากพฤติกรรมที่ไม่คาดคิดในตัวแปร Agilex™ 7 F-tile Ethernet Intel® FPGA Hard IP 25G จึงมีความไม่ตรงกันของความถี่ระหว่าง o_clk_rec_div และ o_clk_revc_div64 ดังนั้นคุณจะสังเกตเห็นการสูญเสียในลิงก์สําหรับลําดับ cyreset นาฬิกาหนึ่งลําดับและก่อนที่ o_rx_pcs_ready จะพร้อมใช้งานในตัวแปร Agilex™ F-Tile Ethernet Intel® FPGA Hard IP 25G
ความละเอียด
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition