เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime เวอร์ชัน 23.4 และรุ่นก่อนหน้า การมัลติเพล็กซ์นาฬิกาของ Clock Control FPGA IP ทํางานไม่ถูกต้องเมื่อจํานวนอินพุตนาฬิกาเป็น 2
เมื่อจํานวนอินพุตสัญญาณนาฬิกาเท่ากับ 2 Clock Control FPGA IP จะมีพอร์ตอินพุตแหล่งนาฬิกาสองพอร์ต (inclk0x และ inclk1x) และพอร์ตอินพุตเพื่อเลือกแหล่งสัญญาณนาฬิกา (clkselect)
การมัลติเพล็กซ์นาฬิกาของ Clock Control FPGA IP ใน 23.4 และรุ่นก่อนหน้านี้ทํางานดังนี้:
- เมื่อเลือก clkselect=0 จะมีการเลือก inclk1x
- เมื่อเลือก clkselect=1 จะมีการเลือก inclk0x
อย่างไรก็ตามมันควรดําเนินการดังนี้:
- เมื่อเลือก clkselect=0 จะมีการเลือก inclk0x
- เมื่อเลือก clkselect=1 จะมีการเลือก inclk1x
ปัญหานี้มีผลต่อ Agilex™ 7 F-ซีรีส์, I-ซีรีส์ และ M-ซีรีส์
เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ใช้จํานวนอินพุตนาฬิกาเป็น 4 แทนที่จะเป็น 2 ให้ใช้พอร์ตแหล่งสัญญาณนาฬิกาอินพุตสองพอร์ต และปล่อยให้พอร์ตนาฬิกาอินพุตอื่นๆ ไม่ได้ใช้
เมื่อใช้จํานวนอินพุตสัญญาณนาฬิกา 4 พอร์ต Clock Control FPGA IP ทํางานตามที่คาดหวังด้วยพอร์ต inclk0x, inclk1x, inclk2x, inclk3x และ clkselect[1:0]
ตัวอย่างเช่น คุณสามารถใช้การเชื่อมต่อต่อไปนี้
- inclk0x - เชื่อมต่อแหล่งสัญญาณนาฬิกา
- inclk1x - เชื่อมต่อแหล่งสัญญาณนาฬิกา
- inclk2x, inclk3x - อินพุตคงที่ "0" หรือ "1"
- Clkselect[0] - เชื่อมต่อสัญญาณเพื่อเลือกแหล่งสัญญาณนาฬิกา
- Clkselect[1] - อินพุตคงที่ "0"
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันอนาคตของซอฟต์แวร์ Quartus® Prime