คำอธิบาย
ในระหว่างการจําลอง Intel® FPGA IP IOPLL ที่เปิดใช้งานการกําหนดค่าใหม่แบบไดนามิกอาจไม่สามารถล็อคได้เมื่อพอร์ต mgmt_clk ของ Intel® FPGA IP กําหนดค่า PLL ใหม่เชื่อมต่อกับนาฬิกาส่งออกของ Intel® FPGA IP IOPLL อื่นในอุปกรณ์ Intel® Cyclone® 10 ลักษณะการทํางานนี้จะปรากฏเฉพาะในระหว่างการจําลองและไม่ปรากฏในฮาร์ดแวร์
ความละเอียด
หากต้องการแก้ไขปัญหาชั่วคราว ให้เชื่อมต่อพอร์ต mgmt_clk บน Intel® FPGA IP การกําหนดค่า PLL ใหม่เข้ากับสัญญาณนาฬิกาที่ทํางานฟรี