คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 และรุ่นก่อนหน้า ความถี่สัญญาณนาฬิกาของ *usr_clk เมื่อเกิดหลายอินสแตนซ์ของ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Agilex™ 7 FPGA IP จึงไม่ถูกต้อง ซึ่งส่งผลให้เกิดการวิเคราะห์เวลาที่ไม่ถูกต้อง
ความละเอียด
เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:
1. เปิด *pin_map.tcl ภายใต้โฟลเดอร์ .../Synth
2. ปรับเปลี่ยนคําสั่งต่อไปนี้:
ตั้งค่าพิน (pll_ref_clock) $pll_ref_clock
ถึง
ตั้งค่าพิน (pll_ref_clock) [get_pins -no_duplicates $pll_ref_clock]
ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่เวอร์ชัน 23.4 ของซอฟต์แวร์ Quartus® Prime Pro Edition